src/mainboard/gigabyte/ga_2761gxdk/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2007 AMD
   5 ## Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6 ## Copyright (C) 2007 Silicon Integrated Systems Corp. (SiS)
   7 ## Written by Morgan Tsai <my_tsai@sis.com> for SiS.
   8 ##
   9 ## This program is free software; you can redistribute it and/or modify
  10 ## it under the terms of the GNU General Public License as published by
  11 ## the Free Software Foundation; either version 2 of the License, or
  12 ## (at your option) any later version.
  13 ##
  14 ## This program is distributed in the hope that it will be useful,
  15 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  16 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17 ## GNU General Public License for more details.
  18 ##
  19 ## You should have received a copy of the GNU General Public License
  20 ## along with this program; if not, write to the Free Software
  21 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  22 ##
  23
  24 uses HAVE_MP_TABLE
  25 uses CONFIG_ROMFS
  26 uses HAVE_PIRQ_TABLE
  27 uses HAVE_ACPI_TABLES
  28 uses ACPI_SSDTX_NUM
  29 uses USE_FALLBACK_IMAGE
  30 uses USE_FAILOVER_IMAGE
  31 uses HAVE_FALLBACK_BOOT
  32 uses HAVE_FAILOVER_BOOT
  33 uses HAVE_HARD_RESET
  34 uses IRQ_SLOT_COUNT
  35 uses HAVE_OPTION_TABLE
  36 uses CONFIG_MAX_CPUS
  37 uses CONFIG_MAX_PHYSICAL_CPUS
  38 uses CONFIG_LOGICAL_CPUS
  39 uses CONFIG_IOAPIC
  40 uses CONFIG_SMP
  41 uses FALLBACK_SIZE
  42 uses FAILOVER_SIZE
  43 uses ROM_SIZE
  44 uses ROM_SECTION_SIZE
  45 uses ROM_IMAGE_SIZE
  46 uses ROM_SECTION_SIZE
  47 uses ROM_SECTION_OFFSET
  48 uses CONFIG_ROM_PAYLOAD
  49 uses CONFIG_ROM_PAYLOAD_START
  50 uses CONFIG_COMPRESSED_PAYLOAD_NRV2B
  51 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  52 uses CONFIG_PRECOMPRESSED_PAYLOAD
  53 uses PAYLOAD_SIZE
  54 uses _ROMBASE
  55 uses XIP_ROM_SIZE
  56 uses XIP_ROM_BASE
  57 uses STACK_SIZE
  58 uses HEAP_SIZE
  59 uses USE_OPTION_TABLE
  60 uses LB_CKS_RANGE_START
  61 uses LB_CKS_RANGE_END
  62 uses LB_CKS_LOC
  63 uses MAINBOARD_PART_NUMBER
  64 uses MAINBOARD_VENDOR
  65 uses MAINBOARD
  66 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  67 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  68 uses COREBOOT_EXTRA_VERSION
  69 uses _RAMBASE
  70 uses TTYS0_BAUD
  71 uses TTYS0_BASE
  72 uses TTYS0_LCS
  73 uses DEFAULT_CONSOLE_LOGLEVEL
  74 uses MAXIMUM_CONSOLE_LOGLEVEL
  75 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  76 uses CONFIG_CONSOLE_SERIAL8250
  77 uses HAVE_INIT_TIMER
  78 uses CONFIG_GDB_STUB
  79 uses CONFIG_GDB_STUB
  80 uses CROSS_COMPILE
  81 uses CC
  82 uses HOSTCC
  83 uses OBJCOPY
  84 uses CONFIG_CONSOLE_VGA
  85 uses CONFIG_USBDEBUG_DIRECT
  86 uses CONFIG_PCI_ROM_RUN
  87 uses HW_MEM_HOLE_SIZEK
  88 uses HW_MEM_HOLE_SIZE_AUTO_INC
  89 uses K8_HT_FREQ_1G_SUPPORT
  90
  91 uses HT_CHAIN_UNITID_BASE
  92 uses HT_CHAIN_END_UNITID_BASE
  93 uses SB_HT_CHAIN_ON_BUS0
  94 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  95
  96 uses USE_DCACHE_RAM
  97 uses DCACHE_RAM_BASE
  98 uses DCACHE_RAM_SIZE
  99 uses DCACHE_RAM_GLOBAL_VAR_SIZE
 100 uses CONFIG_USE_INIT
 101
 102 uses SERIAL_CPU_INIT
 103
 104 uses ENABLE_APIC_EXT_ID
 105 uses APIC_ID_OFFSET
 106 uses LIFT_BSP_APIC_ID
 107
 108 uses CONFIG_PCI_64BIT_PREF_MEM
 109
 110 uses CONFIG_LB_MEM_TOPK
 111
 112 uses CONFIG_AP_CODE_IN_CAR
 113
 114 uses MEM_TRAIN_SEQ
 115
 116 uses WAIT_BEFORE_CPUS_INIT
 117
 118 uses CONFIG_USE_PRINTK_IN_CAR
 119
 120 ###
 121 ### Build options
 122 ###
 123
 124 ##
 125 ## ROM_SIZE is the size of boot ROM that this board will use.
 126 ##
 127 default ROM_SIZE=524288
 128 #default ROM_SIZE=0x100000
 129
 130 ##
 131 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 132 ##
 133 #default FALLBACK_SIZE=131072
 134 #default FALLBACK_SIZE=0x40000
 135
 136 #FALLBACK: 256K-4K
 137 default FALLBACK_SIZE=0x3f000
 138 #FAILOVER: 4K
 139 default FAILOVER_SIZE=0x01000
 140
 141 #more 1M for pgtbl
 142 default CONFIG_LB_MEM_TOPK=2048
 143
 144 ##
 145 ## Build code for the fallback boot
 146 ##
 147 default HAVE_FALLBACK_BOOT=1
 148 default HAVE_FAILOVER_BOOT=1
 149
 150 ##
 151 ## Build code to reset the motherboard from coreboot
 152 ##
 153 default HAVE_HARD_RESET=1
 154
 155 ##
 156 ## Build code to export a programmable irq routing table
 157 ##
 158 default HAVE_PIRQ_TABLE=1
 159 default IRQ_SLOT_COUNT=11
 160
 161 ##
 162 ## Build code to export an x86 MP table
 163 ## Useful for specifying IRQ routing values
 164 ##
 165 default HAVE_MP_TABLE=0
 166
 167 ## ACPI tables will be included
 168 default HAVE_ACPI_TABLES=0
 169
 170 ##
 171 ## Build code to export a CMOS option table
 172 ##
 173 default HAVE_OPTION_TABLE=1
 174
 175 ##
 176 ## Move the default coreboot cmos range off of AMD RTC registers
 177 ##
 178 default LB_CKS_RANGE_START=49
 179 default LB_CKS_RANGE_END=122
 180 default LB_CKS_LOC=123
 181
 182 ##
 183 ## Build code for SMP support
 184 ## Only worry about 2 micro processors
 185 ##
 186 default CONFIG_SMP=0
 187 default CONFIG_MAX_CPUS=2
 188 default CONFIG_MAX_PHYSICAL_CPUS=1
 189 default CONFIG_LOGICAL_CPUS=1
 190
 191 #default SERIAL_CPU_INIT=0
 192
 193 default ENABLE_APIC_EXT_ID=0
 194 default APIC_ID_OFFSET=0x10
 195 default LIFT_BSP_APIC_ID=1
 196
 197 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 198 #2G
 199 #default HW_MEM_HOLE_SIZEK=0x200000
 200 #1G
 201 default HW_MEM_HOLE_SIZEK=0x100000
 202 #512M
 203 #default HW_MEM_HOLE_SIZEK=0x80000
 204
 205 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 206 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 207
 208 #Opteron K8 1G HT Support
 209 default K8_HT_FREQ_1G_SUPPORT=1
 210
 211 #VGA Console
 212 default CONFIG_CONSOLE_VGA=1
 213 default CONFIG_PCI_ROM_RUN=1
 214
 215 #default CONFIG_USBDEBUG_DIRECT=0
 216
 217 #HT Unit ID offset, default is 1, the typical one, 0 mean only one HT device
 218 default HT_CHAIN_UNITID_BASE=0
 219
 220 #real SB Unit ID, default is 0x20, mean dont touch it at last
 221 #default HT_CHAIN_END_UNITID_BASE=0x6
 222
 223 #make the SB HT chain on bus 0, default is not (0)
 224 default SB_HT_CHAIN_ON_BUS0=2
 225
 226 #only offset for SB chain?, default is yes(1)
 227 default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 228
 229 #allow capable device use that above 4G
 230 #default CONFIG_PCI_64BIT_PREF_MEM=1
 231
 232 ##
 233 ## enable CACHE_AS_RAM specifics
 234 ##
 235 default USE_DCACHE_RAM=1
 236 default DCACHE_RAM_BASE=0xc8000
 237 default DCACHE_RAM_SIZE=0x08000
 238 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 239 default CONFIG_USE_INIT=0
 240
 241 default CONFIG_AP_CODE_IN_CAR=0
 242 default MEM_TRAIN_SEQ=2
 243 default WAIT_BEFORE_CPUS_INIT=0
 244
 245 ##
 246 ## Build code to setup a generic IOAPIC
 247 ##
 248 default CONFIG_IOAPIC=1
 249
 250 ##
 251 ## Clean up the motherboard id strings
 252 ##
 253 default MAINBOARD_PART_NUMBER="ga_2761gxdk"
 254 default MAINBOARD_VENDOR="GIGABYTE"
 255 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1039
 256 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x1234
 257
 258 ###
 259 ### coreboot layout values
 260 ###
 261
 262 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 263 default ROM_IMAGE_SIZE = 65536
 264
 265 ##
 266 ## Use a small 8K stack
 267 ##
 268 default STACK_SIZE=0x2000
 269
 270 ##
 271 ## Use a small 32K heap
 272 ##
 273 default HEAP_SIZE=0x8000
 274
 275 ##
 276 ## Only use the option table in a normal image
 277 ##
 278 default USE_OPTION_TABLE = (!USE_FALLBACK_IMAGE) && (!USE_FAILOVER_IMAGE )
 279
 280 ##
 281 ## Coreboot C code runs at this location in RAM
 282 ##
 283 default _RAMBASE=0x00100000
 284
 285 ##
 286 ## Load the payload from the ROM
 287 ##
 288 default CONFIG_ROM_PAYLOAD = 1
 289
 290 #default CONFIG_COMPRESSED_PAYLOAD_NRV2B = 1
 291
 292 ###
 293 ### Defaults of options that you may want to override in the target config file
 294 ###
 295
 296 ##
 297 ## The default compiler
 298 ##
 299 default CC="$(CROSS_COMPILE)gcc -m32"
 300 default HOSTCC="gcc"
 301
 302 ##
 303 ## Disable the gdb stub by default
 304 ##
 305 default CONFIG_GDB_STUB=0
 306
 307 ##
 308 ## The Serial Console
 309 ##
 310 default CONFIG_USE_PRINTK_IN_CAR=1
 311
 312 # To Enable the Serial Console
 313 default CONFIG_CONSOLE_SERIAL8250=1
 314
 315 ## Select the serial console baud rate
 316 default TTYS0_BAUD=115200
 317 #default TTYS0_BAUD=57600
 318 #default TTYS0_BAUD=38400
 319 #default TTYS0_BAUD=19200
 320 #default TTYS0_BAUD=9600
 321 #default TTYS0_BAUD=4800
 322 #default TTYS0_BAUD=2400
 323 #default TTYS0_BAUD=1200
 324
 325 # Select the serial console base port
 326 default TTYS0_BASE=0x3f8
 327
 328 # Select the serial protocol
 329 # This defaults to 8 data bits, 1 stop bit, and no parity
 330 default TTYS0_LCS=0x3
 331
 332 ##
 333 ### Select the coreboot loglevel
 334 ##
 335 ## EMERG      1   system is unusable
 336 ## ALERT      2   action must be taken immediately
 337 ## CRIT       3   critical conditions
 338 ## ERR        4   error conditions
 339 ## WARNING    5   warning conditions
 340 ## NOTICE     6   normal but significant condition
 341 ## INFO       7   informational
 342 ## DEBUG      8   debug-level messages
 343 ## SPEW       9   Way too many details
 344
 345 ## Request this level of debugging output
 346 default  DEFAULT_CONSOLE_LOGLEVEL=8
 347 ## At a maximum only compile in this level of debugging
 348 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 349
 350 ##
 351 ## Select power on after power fail setting
 352 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 353
 354 ### End Options.lb
 355 #
 356 # ROMFS
 357 #
 358 #
 359 default CONFIG_ROMFS=0
 360 end