src/mainboard/getac/p470/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 /* Configuration of the i945 driver */
  23 #define CHIPSET_I945GM 1
  24 #define CHANNEL_XOR_RANDOMIZATION 1
  25
  26 #include <stdint.h>
  27 #include <string.h>
  28 #include <arch/io.h>
  29 #include <arch/romcc_io.h>
  30 #include <device/pci_def.h>
  31 #include <device/pnp_def.h>
  32 #include <cpu/x86/lapic.h>
  33
  34 #include "option_table.h"
  35 #include "pc80/mc146818rtc_early.c"
  36
  37 #include <console/console.h>
  38 #include <cpu/x86/bist.h>
  39
  40 #if CONFIG_USBDEBUG_DIRECT
  41 #define DBGP_DEFAULT 0
  42 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  43 #include "pc80/usbdebug_serial.c"
  44 #endif
  45
  46 #include "lib/ramtest.c"
  47 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  48
  49 #include "northbridge/intel/i945/udelay.c"
  50
  51 #include "southbridge/intel/i82801gx/i82801gx.h"
  52 static void setup_ich7_gpios(void)
  53 {
  54         u32 gpios;
  55
  56         printk(BIOS_DEBUG, " GPIOS...");
  57         /* General Registers */
  58         outl(0x1f28f7c2, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  59         outl(0xe0e809c3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  60         // Power On value is eede1fbf, we set: (TODO explain why)
  61         //   -- [21] = 1
  62         //   -- [20] = 0
  63         //   -- [18] = 0
  64         //   -- [17] = 0
  65         //   -- [13] = 1
  66         //   -- [05] = 0
  67         //   -- [04] = 0
  68         //   -- [03] = 0
  69         //   -- [02] = 0
  70         //   We should probably do this explicitly bitwise, see below.
  71         outl(0xeee83f83, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  72         /* Output Control Registers */
  73         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  74         /* Input Control Registers */
  75         outl(0x00000180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  76         outl(0x000000e6, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  77         outl(0x000000d0, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  78         outl(0x00000034, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL2 */
  79
  80         printk(BIOS_SPEW, "\n  Initializing drive bay...\n");
  81         gpios = inl(DEFAULT_GPIOBASE + 0x38); // GPIO Level 2
  82         gpios |= (1 << 0); // GPIO33 = ODD
  83         gpios |= (1 << 1); // GPIO34 = IDE_RST#
  84         outl(gpios, DEFAULT_GPIOBASE + 0x38);   /* GP_LVL2 */
  85
  86         gpios = inl(DEFAULT_GPIOBASE + 0x0c); // GPIO Level
  87         gpios &= ~(1 << 13);    // ??
  88         outl(gpios, DEFAULT_GPIOBASE + 0x0c);   /* GP_LVL */
  89
  90         printk(BIOS_SPEW, "\n  Initializing Ethernet NIC...\n");
  91         gpios = inl(DEFAULT_GPIOBASE + 0x0c); // GPIO Level
  92         gpios &= ~(1 << 24);    // Enable LAN Power
  93         outl(gpios, DEFAULT_GPIOBASE + 0x0c);   /* GP_LVL */
  94 }
  95
  96 #include "northbridge/intel/i945/early_init.c"
  97
  98 static inline int spd_read_byte(unsigned device, unsigned address)
  99 {
 100         return smbus_read_byte(device, address);
 101 }
 102
 103 #include "northbridge/intel/i945/raminit.h"
 104 #include "northbridge/intel/i945/raminit.c"
 105 #include "northbridge/intel/i945/errata.c"
 106 #include "northbridge/intel/i945/debug.c"
 107
 108 static void ich7_enable_lpc(void)
 109 {
 110         // Enable Serial IRQ
 111         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
 112         // decode range
 113         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0007);
 114         // decode range
 115         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x3f0f);
 116         // Enable 0x02e0 - 0x2ff
 117         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x001c02e1);
 118         // Enable 0x600 - 0x6ff
 119         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x00fc0601);
 120         // Enable 0x68 - 0x6f
 121         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x00040069);
 122 }
 123
 124
 125 /* This box has two superios, so enabling serial becomes slightly excessive.
 126  * We disable a lot of stuff to make sure that there are no conflicts between
 127  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
 128  * but safe anyways" method.
 129  */
 130 static void pnp_enter_ext_func_mode(device_t dev)
 131 {
 132         unsigned int port = dev >> 8;
 133         outb(0x55, port);
 134 }
 135
 136 static void pnp_exit_ext_func_mode(device_t dev)
 137 {
 138         unsigned int port = dev >> 8;
 139         outb(0xaa, port);
 140 }
 141
 142 static void pnp_write_register(device_t dev, int reg, int val)
 143 {
 144         unsigned int port = dev >> 8;
 145         outb(reg, port);
 146         outb(val, port+1);
 147 }
 148
 149 static void early_superio_config(void)
 150 {
 151         device_t dev;
 152
 153         dev=PNP_DEV(0x4e, 0x00);
 154
 155         pnp_enter_ext_func_mode(dev);
 156         pnp_write_register(dev, 0x02, 0x0e); // UART power
 157         pnp_write_register(dev, 0x1b, (0x3e8 >> 2)); // UART3 base
 158         pnp_write_register(dev, 0x1c, (0x2e8 >> 2)); // UART4 base
 159         pnp_write_register(dev, 0x1d, (5 << 4) | 11); // UART3,4 IRQ
 160         pnp_write_register(dev, 0x1e, 1); // no 32khz clock
 161         pnp_write_register(dev, 0x24, (0x3f8 >> 2)); // UART1 base
 162         pnp_write_register(dev, 0x28, (4 << 4) | 0); // UART1,2 IRQ
 163         pnp_write_register(dev, 0x2c, 0); // DMA0 FIR
 164         pnp_write_register(dev, 0x30, (0x600 >> 4)); // Runtime Register Block Base
 165
 166         pnp_write_register(dev, 0x31, 0xce); // GPIO1 DIR
 167         pnp_write_register(dev, 0x32, 0x00); // GPIO1 POL
 168         pnp_write_register(dev, 0x33, 0x0f); // GPIO2 DIR
 169         pnp_write_register(dev, 0x34, 0x00); // GPIO2 POL
 170         pnp_write_register(dev, 0x35, 0xa8); // GPIO3 DIR
 171         pnp_write_register(dev, 0x36, 0x00); // GPIO3 POL
 172         pnp_write_register(dev, 0x37, 0xa8); // GPIO4 DIR
 173         pnp_write_register(dev, 0x38, 0x00); // GPIO4 POL
 174
 175         pnp_write_register(dev, 0x39, 0x00); // GPIO1 OUT
 176         pnp_write_register(dev, 0x40, 0x80); // GPIO2/MISC OUT
 177         pnp_write_register(dev, 0x41, 0x00); // GPIO5 OUT
 178         pnp_write_register(dev, 0x42, 0xa8); // GPIO5 DIR
 179         pnp_write_register(dev, 0x43, 0x00); // GPIO5 POL
 180         pnp_write_register(dev, 0x44, 0x00); // GPIO ALT1
 181         pnp_write_register(dev, 0x45, 0x50); // GPIO ALT2
 182         pnp_write_register(dev, 0x46, 0x00); // GPIO ALT3
 183
 184         pnp_write_register(dev, 0x48, 0x55); // GPIO ALT5
 185         pnp_write_register(dev, 0x49, 0x55); // GPIO ALT6
 186         pnp_write_register(dev, 0x4a, 0x55); // GPIO ALT7
 187         pnp_write_register(dev, 0x4b, 0x55); // GPIO ALT8
 188         pnp_write_register(dev, 0x4c, 0x55); // GPIO ALT9
 189         pnp_write_register(dev, 0x4d, 0x55); // GPIO ALT10
 190
 191         pnp_exit_ext_func_mode(dev);
 192 }
 193
 194 static void rcba_config(void)
 195 {
 196         /* Set up virtual channel 0 */
 197         //RCBA32(0x0014) = 0x80000001;
 198         //RCBA32(0x001c) = 0x03128010;
 199
 200         /* Device 1f interrupt pin register */
 201         RCBA32(0x3100) = 0x00042220;
 202         /* Device 1d interrupt pin register */
 203         RCBA32(0x310c) = 0x00214321;
 204
 205         /* dev irq route register */
 206         RCBA16(0x3140) = 0x0232;
 207         RCBA16(0x3142) = 0x3246;
 208         RCBA16(0x3144) = 0x0237;
 209         RCBA16(0x3146) = 0x3201;
 210         RCBA16(0x3148) = 0x3216;
 211
 212         /* Enable IOAPIC */
 213         RCBA8(0x31ff) = 0x03;
 214
 215         /* Enable upper 128bytes of CMOS */
 216         RCBA32(0x3400) = (1 << 2);
 217
 218         /* Disable unused devices */
 219         RCBA32(0x3418) = FD_PCIE6 | FD_PCIE5 | FD_INTLAN | FD_ACMOD | FD_ACAUD | FD_PATA;
 220         RCBA32(0x3418) |= (1 << 0); // Required.
 221
 222         /* Enable PCIe Root Port Clock Gate */
 223         // RCBA32(0x341c) = 0x00000001;
 224
 225
 226         /* This should probably go into the ACPI enable trap */
 227         /* Set up I/O Trap #0 for 0xfe00 (SMIC) */
 228         RCBA32(0x1e84) = 0x00020001;
 229         RCBA32(0x1e80) = 0x0000fe01;
 230
 231         /* Set up I/O Trap #3 for 0x800-0x80c (Trap) */
 232         RCBA32(0x1e9c) = 0x000200f0;
 233         RCBA32(0x1e98) = 0x000c0801;
 234 }
 235
 236 static void early_ich7_init(void)
 237 {
 238         uint8_t reg8;
 239         uint32_t reg32;
 240
 241         // program secondary mlt XXX byte?
 242         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 243
 244         // reset rtc power status
 245         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 246         reg8 &= ~(1 << 2);
 247         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 248
 249         // usb transient disconnect
 250         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 251         reg8 |= (3 << 0);
 252         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 253
 254         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 255         reg32 |= (1 << 29) | (1 << 17);
 256         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 257
 258         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 259         reg32 |= (1 << 31) | (1 << 27);
 260         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 261
 262         RCBA32(0x0088) = 0x0011d000;
 263         RCBA16(0x01fc) = 0x060f;
 264         RCBA32(0x01f4) = 0x86000040;
 265         RCBA32(0x0214) = 0x10030549;
 266         RCBA32(0x0218) = 0x00020504;
 267         RCBA8(0x0220) = 0xc5;
 268         reg32 = RCBA32(0x3410);
 269         reg32 |= (1 << 6);
 270         RCBA32(0x3410) = reg32;
 271         reg32 = RCBA32(0x3430);
 272         reg32 &= ~(3 << 0);
 273         reg32 |= (1 << 0);
 274         RCBA32(0x3430) = reg32;
 275         RCBA32(0x3418) |= (1 << 0);
 276         RCBA16(0x0200) = 0x2008;
 277         RCBA8(0x2027) = 0x0d;
 278         RCBA16(0x3e08) |= (1 << 7);
 279         RCBA16(0x3e48) |= (1 << 7);
 280         RCBA32(0x3e0e) |= (1 << 7);
 281         RCBA32(0x3e4e) |= (1 << 7);
 282
 283         // next step only on ich7m b0 and later:
 284         reg32 = RCBA32(0x2034);
 285         reg32 &= ~(0x0f << 16);
 286         reg32 |= (5 << 16);
 287         RCBA32(0x2034) = reg32;
 288 }
 289
 290 #include <cbmem.h>
 291
 292 // Now, this needs to be included because it relies on the symbol
 293 // __PRE_RAM_ being set during CAR stage (in order to compile the
 294 // BSS free versions of the functions). Either rewrite the code
 295 // to be always BSS free, or invent a flag that's better suited than
 296 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 297 //
 298 #include "lib/cbmem.c"
 299
 300 void main(unsigned long bist)
 301 {
 302         u32 reg32;
 303         int boot_mode = 0;
 304
 305         if (bist == 0) {
 306                 enable_lapic();
 307         }
 308
 309 #if 0
 310         /* Force PCIRST# */
 311         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 312         udelay(200);
 313         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 314         udelay(200);
 315 #endif
 316
 317         ich7_enable_lpc();
 318         early_superio_config();
 319
 320         /* Set up the console */
 321         uart_init();
 322
 323 #if CONFIG_USBDEBUG_DIRECT
 324         i82801gx_enable_usbdebug_direct(DBGP_DEFAULT);
 325         early_usbdebug_direct_init();
 326 #endif
 327         console_init();
 328
 329         /* Halt if there was a built in self test failure */
 330         report_bist_failure(bist);
 331
 332         if (MCHBAR16(SSKPD) == 0xCAFE) {
 333                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 334                 outb(0x6, 0xcf9);
 335                 while (1) asm("hlt");
 336         }
 337
 338         /* Perform some early chipset initialization required
 339          * before RAM initialization can work
 340          */
 341         i945_early_initialization();
 342
 343         /* Read PM1_CNT */
 344         reg32 = inl(DEFAULT_PMBASE + 0x04);
 345         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 346         if (((reg32 >> 10) & 7) == 5) {
 347 #if CONFIG_HAVE_ACPI_RESUME
 348                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 349                 boot_mode = 2;
 350                 /* Clear SLP_TYPE. This will break stage2 but
 351                  * we care for that when we get there.
 352                  */
 353                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 354
 355 #else
 356                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 357 #endif
 358         }
 359
 360         /* Enable SPD ROMs and DDR-II DRAM */
 361         enable_smbus();
 362
 363 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 364         dump_spd_registers();
 365 #endif
 366
 367         sdram_initialize(boot_mode);
 368
 369         /* Perform some initialization that must run before stage2 */
 370         early_ich7_init();
 371
 372         /* This should probably go away. Until now it is required
 373          * and mainboard specific
 374          */
 375         rcba_config();
 376
 377         /* Chipset Errata! */
 378         fixup_i945_errata();
 379
 380         /* Initialize the internal PCIe links before we go into stage2 */
 381         i945_late_initialization();
 382
 383 #if CONFIG_HAVE_ACPI_RESUME == 0
 384         /* When doing resume, we must not overwrite RAM */
 385 #if defined(DEBUG_RAM_SETUP)
 386         sdram_dump_mchbar_registers();
 387
 388         {
 389                 /* This will not work if TSEG is in place! */
 390                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 391
 392                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 393                 ram_check(0x00000000, 0x000a0000);
 394                 ram_check(0x00100000, tom);
 395         }
 396 #endif
 397 #endif
 398         MCHBAR16(SSKPD) = 0xCAFE;
 399
 400 #if CONFIG_HAVE_ACPI_RESUME
 401         /* Start address of high memory tables */
 402         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 403
 404         /* If there is no high memory area, we didn't boot before, so
 405          * this is not a resume. In that case we just create the cbmem toc.
 406          */
 407         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 408                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 409
 410                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 411                  * through stage 2. We could keep stuff like stack and heap in high tables
 412                  * memory completely, but that's a wonderful clean up task for another
 413                  * day.
 414                  */
 415                 if (resume_backup_memory)
 416                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 417
 418                 /* Magic for S3 resume */
 419                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 420         }
 421 #endif
 422 }
 423