src/mainboard/getac/p470/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 #include <stdint.h>
  23 #include <string.h>
  24 #include <arch/io.h>
  25 #include <arch/romcc_io.h>
  26 #include <device/pci_def.h>
  27 #include <device/pnp_def.h>
  28 #include <cpu/x86/lapic.h>
  29 #include <lib.h>
  30 #include <usbdebug.h>
  31 #include <pc80/mc146818rtc.h>
  32 #include <console/console.h>
  33 #include <cpu/x86/bist.h>
  34 #include "northbridge/intel/i945/i945.h"
  35 #include "northbridge/intel/i945/raminit.h"
  36 #include "southbridge/intel/i82801gx/i82801gx.h"
  37 #include "option_table.h"
  38
  39 void setup_ich7_gpios(void)
  40 {
  41         u32 gpios;
  42
  43         printk(BIOS_DEBUG, " GPIOS...");
  44         /* General Registers */
  45         outl(0x1f28f7c2, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  46         outl(0xe0e809c3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  47         // Power On value is eede1fbf, we set: (TODO explain why)
  48         //   -- [21] = 1
  49         //   -- [20] = 0
  50         //   -- [18] = 0
  51         //   -- [17] = 0
  52         //   -- [13] = 1
  53         //   -- [05] = 0
  54         //   -- [04] = 0
  55         //   -- [03] = 0
  56         //   -- [02] = 0
  57         //   We should probably do this explicitly bitwise, see below.
  58         outl(0xeee83f83, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  59         /* Output Control Registers */
  60         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  61         /* Input Control Registers */
  62         outl(0x00000180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  63         outl(0x000000e6, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  64         outl(0x000000d0, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  65         outl(0x00000034, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL2 */
  66
  67         printk(BIOS_SPEW, "\n  Initializing drive bay...\n");
  68         gpios = inl(DEFAULT_GPIOBASE + 0x38); // GPIO Level 2
  69         gpios |= (1 << 0); // GPIO33 = ODD
  70         gpios |= (1 << 1); // GPIO34 = IDE_RST#
  71         outl(gpios, DEFAULT_GPIOBASE + 0x38);   /* GP_LVL2 */
  72
  73         gpios = inl(DEFAULT_GPIOBASE + 0x0c); // GPIO Level
  74         gpios &= ~(1 << 13);    // ??
  75         outl(gpios, DEFAULT_GPIOBASE + 0x0c);   /* GP_LVL */
  76
  77         printk(BIOS_SPEW, "\n  Initializing Ethernet NIC...\n");
  78         gpios = inl(DEFAULT_GPIOBASE + 0x0c); // GPIO Level
  79         gpios &= ~(1 << 24);    // Enable LAN Power
  80         outl(gpios, DEFAULT_GPIOBASE + 0x0c);   /* GP_LVL */
  81 }
  82
  83 static void ich7_enable_lpc(void)
  84 {
  85         int lpt_en = 0;
  86         if (read_option(CMOS_VSTART_lpt, CMOS_VLEN_lpt, 0) != 0) {
  87                lpt_en = 1<<2; // enable LPT
  88         }
  89         // Enable Serial IRQ
  90         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  91         // decode range
  92         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0007);
  93         // decode range
  94         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x3f0b | lpt_en);
  95         // Enable 0x02e0 - 0x2ff
  96         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x001c02e1);
  97         // Enable 0x600 - 0x6ff
  98         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x00fc0601);
  99         // Enable 0x68 - 0x6f
 100         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x00040069);
 101 }
 102
 103 /* This box has two superios, so enabling serial becomes slightly excessive.
 104  * We disable a lot of stuff to make sure that there are no conflicts between
 105  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
 106  * but safe anyways" method.
 107  */
 108 static void pnp_enter_ext_func_mode(device_t dev)
 109 {
 110         unsigned int port = dev >> 8;
 111         outb(0x55, port);
 112 }
 113
 114 static void pnp_exit_ext_func_mode(device_t dev)
 115 {
 116         unsigned int port = dev >> 8;
 117         outb(0xaa, port);
 118 }
 119
 120 static void pnp_write_register(device_t dev, int reg, int val)
 121 {
 122         unsigned int port = dev >> 8;
 123         outb(reg, port);
 124         outb(val, port+1);
 125 }
 126
 127 static void early_superio_config(void)
 128 {
 129         device_t dev;
 130
 131         dev=PNP_DEV(0x4e, 0x00);
 132
 133         pnp_enter_ext_func_mode(dev);
 134         pnp_write_register(dev, 0x02, 0x0e); // UART power
 135         pnp_write_register(dev, 0x1b, (0x3e8 >> 2)); // UART3 base
 136         pnp_write_register(dev, 0x1c, (0x2e8 >> 2)); // UART4 base
 137         pnp_write_register(dev, 0x1d, (5 << 4) | 11); // UART3,4 IRQ
 138         pnp_write_register(dev, 0x1e, 1); // no 32khz clock
 139         pnp_write_register(dev, 0x24, (0x3f8 >> 2)); // UART1 base
 140         pnp_write_register(dev, 0x28, (4 << 4) | 0); // UART1,2 IRQ
 141         pnp_write_register(dev, 0x2c, 0); // DMA0 FIR
 142         pnp_write_register(dev, 0x30, (0x600 >> 4)); // Runtime Register Block Base
 143
 144         pnp_write_register(dev, 0x31, 0xce); // GPIO1 DIR
 145         pnp_write_register(dev, 0x32, 0x00); // GPIO1 POL
 146         pnp_write_register(dev, 0x33, 0x0f); // GPIO2 DIR
 147         pnp_write_register(dev, 0x34, 0x00); // GPIO2 POL
 148         pnp_write_register(dev, 0x35, 0xa8); // GPIO3 DIR
 149         pnp_write_register(dev, 0x36, 0x00); // GPIO3 POL
 150         pnp_write_register(dev, 0x37, 0xa8); // GPIO4 DIR
 151         pnp_write_register(dev, 0x38, 0x00); // GPIO4 POL
 152
 153         pnp_write_register(dev, 0x39, 0x00); // GPIO1 OUT
 154         pnp_write_register(dev, 0x40, 0x80); // GPIO2/MISC OUT
 155         pnp_write_register(dev, 0x41, 0x00); // GPIO5 OUT
 156         pnp_write_register(dev, 0x42, 0xa8); // GPIO5 DIR
 157         pnp_write_register(dev, 0x43, 0x00); // GPIO5 POL
 158         pnp_write_register(dev, 0x44, 0x00); // GPIO ALT1
 159         pnp_write_register(dev, 0x45, 0x50); // GPIO ALT2
 160         pnp_write_register(dev, 0x46, 0x00); // GPIO ALT3
 161
 162         pnp_write_register(dev, 0x48, 0x55); // GPIO ALT5
 163         pnp_write_register(dev, 0x49, 0x55); // GPIO ALT6
 164         pnp_write_register(dev, 0x4a, 0x55); // GPIO ALT7
 165         pnp_write_register(dev, 0x4b, 0x55); // GPIO ALT8
 166         pnp_write_register(dev, 0x4c, 0x55); // GPIO ALT9
 167         pnp_write_register(dev, 0x4d, 0x55); // GPIO ALT10
 168
 169         pnp_exit_ext_func_mode(dev);
 170 }
 171
 172 static void rcba_config(void)
 173 {
 174         /* Set up virtual channel 0 */
 175         //RCBA32(0x0014) = 0x80000001;
 176         //RCBA32(0x001c) = 0x03128010;
 177
 178         /* Device 1f interrupt pin register */
 179         RCBA32(0x3100) = 0x00042220;
 180         /* Device 1d interrupt pin register */
 181         RCBA32(0x310c) = 0x00214321;
 182
 183         /* dev irq route register */
 184         RCBA16(0x3140) = 0x0232;
 185         RCBA16(0x3142) = 0x3246;
 186         RCBA16(0x3144) = 0x0237;
 187         RCBA16(0x3146) = 0x3201;
 188         RCBA16(0x3148) = 0x3216;
 189
 190         /* Enable IOAPIC */
 191         RCBA8(0x31ff) = 0x03;
 192
 193         /* Enable upper 128bytes of CMOS */
 194         RCBA32(0x3400) = (1 << 2);
 195
 196         /* Disable unused devices */
 197         RCBA32(0x3418) = FD_PCIE6 | FD_PCIE5 | FD_INTLAN | FD_ACMOD | FD_ACAUD | FD_PATA;
 198         RCBA32(0x3418) |= (1 << 0); // Required.
 199
 200         /* Enable PCIe Root Port Clock Gate */
 201         // RCBA32(0x341c) = 0x00000001;
 202
 203
 204         /* This should probably go into the ACPI enable trap */
 205         /* Set up I/O Trap #0 for 0xfe00 (SMIC) */
 206         RCBA32(0x1e84) = 0x00020001;
 207         RCBA32(0x1e80) = 0x0000fe01;
 208
 209         /* Set up I/O Trap #3 for 0x800-0x80c (Trap) */
 210         RCBA32(0x1e9c) = 0x000200f0;
 211         RCBA32(0x1e98) = 0x000c0801;
 212 }
 213
 214 static void early_ich7_init(void)
 215 {
 216         uint8_t reg8;
 217         uint32_t reg32;
 218
 219         // program secondary mlt XXX byte?
 220         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 221
 222         // reset rtc power status
 223         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 224         reg8 &= ~(1 << 2);
 225         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 226
 227         // usb transient disconnect
 228         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 229         reg8 |= (3 << 0);
 230         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 231
 232         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 233         reg32 |= (1 << 29) | (1 << 17);
 234         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 235
 236         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 237         reg32 |= (1 << 31) | (1 << 27);
 238         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 239
 240         RCBA32(0x0088) = 0x0011d000;
 241         RCBA16(0x01fc) = 0x060f;
 242         RCBA32(0x01f4) = 0x86000040;
 243         RCBA32(0x0214) = 0x10030549;
 244         RCBA32(0x0218) = 0x00020504;
 245         RCBA8(0x0220) = 0xc5;
 246         reg32 = RCBA32(0x3410);
 247         reg32 |= (1 << 6);
 248         RCBA32(0x3410) = reg32;
 249         reg32 = RCBA32(0x3430);
 250         reg32 &= ~(3 << 0);
 251         reg32 |= (1 << 0);
 252         RCBA32(0x3430) = reg32;
 253         RCBA32(0x3418) |= (1 << 0);
 254         RCBA16(0x0200) = 0x2008;
 255         RCBA8(0x2027) = 0x0d;
 256         RCBA16(0x3e08) |= (1 << 7);
 257         RCBA16(0x3e48) |= (1 << 7);
 258         RCBA32(0x3e0e) |= (1 << 7);
 259         RCBA32(0x3e4e) |= (1 << 7);
 260
 261         // next step only on ich7m b0 and later:
 262         reg32 = RCBA32(0x2034);
 263         reg32 &= ~(0x0f << 16);
 264         reg32 |= (5 << 16);
 265         RCBA32(0x2034) = reg32;
 266 }
 267
 268 #include <cbmem.h>
 269
 270 void main(unsigned long bist)
 271 {
 272         u32 reg32;
 273         int boot_mode = 0;
 274
 275         if (bist == 0)
 276                 enable_lapic();
 277
 278 #if 0
 279         /* Force PCIRST# */
 280         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 281         udelay(200 * 1000);
 282         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 283 #endif
 284
 285         ich7_enable_lpc();
 286         early_superio_config();
 287
 288         /* Set up the console */
 289         uart_init();
 290
 291 #if CONFIG_USBDEBUG
 292         i82801gx_enable_usbdebug(1);
 293         early_usbdebug_init();
 294 #endif
 295         console_init();
 296
 297         /* Halt if there was a built in self test failure */
 298         report_bist_failure(bist);
 299
 300         if (MCHBAR16(SSKPD) == 0xCAFE) {
 301                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 302                 outb(0x6, 0xcf9);
 303                 while (1) asm("hlt");
 304         }
 305
 306         /* Perform some early chipset initialization required
 307          * before RAM initialization can work
 308          */
 309         i945_early_initialization();
 310
 311         /* Read PM1_CNT */
 312         reg32 = inl(DEFAULT_PMBASE + 0x04);
 313         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 314         if (((reg32 >> 10) & 7) == 5) {
 315 #if CONFIG_HAVE_ACPI_RESUME
 316                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 317                 boot_mode = 2;
 318                 /* Clear SLP_TYPE. This will break stage2 but
 319                  * we care for that when we get there.
 320                  */
 321                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 322
 323 #else
 324                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 325 #endif
 326         }
 327
 328         /* Enable SPD ROMs and DDR-II DRAM */
 329         enable_smbus();
 330
 331 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 332         dump_spd_registers();
 333 #endif
 334
 335         sdram_initialize(boot_mode, NULL);
 336
 337         /* Perform some initialization that must run before stage2 */
 338         early_ich7_init();
 339
 340         /* This should probably go away. Until now it is required
 341          * and mainboard specific
 342          */
 343         rcba_config();
 344
 345         /* Chipset Errata! */
 346         fixup_i945_errata();
 347
 348         /* Initialize the internal PCIe links before we go into stage2 */
 349         i945_late_initialization();
 350
 351 #if CONFIG_HAVE_ACPI_RESUME == 0
 352         /* When doing resume, we must not overwrite RAM */
 353 #if CONFIG_DEBUG_RAM_SETUP
 354         sdram_dump_mchbar_registers();
 355
 356         {
 357                 /* This will not work if TSEG is in place! */
 358                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 359
 360                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 361                 ram_check(0x00000000, 0x000a0000);
 362                 ram_check(0x00100000, tom);
 363         }
 364 #endif
 365 #endif
 366         MCHBAR16(SSKPD) = 0xCAFE;
 367
 368 #if CONFIG_HAVE_ACPI_RESUME
 369         /* Start address of high memory tables */
 370         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 371
 372         /* If there is no high memory area, we didn't boot before, so
 373          * this is not a resume. In that case we just create the cbmem toc.
 374          */
 375         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 376                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 377
 378                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 379                  * through stage 2. We could keep stuff like stack and heap in high tables
 380                  * memory completely, but that's a wonderful clean up task for another
 381                  * day.
 382                  */
 383                 if (resume_backup_memory)
 384                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 385
 386                 /* Magic for S3 resume */
 387                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 388         }
 389 #endif
 390 }