src/mainboard/getac/p470/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 #include <stdint.h>
  23 #include <string.h>
  24 #include <arch/io.h>
  25 #include <arch/romcc_io.h>
  26 #include <device/pci_def.h>
  27 #include <device/pnp_def.h>
  28 #include <cpu/x86/lapic.h>
  29 #include <lib.h>
  30 #include <usbdebug.h>
  31
  32 #include <pc80/mc146818rtc.h>
  33
  34 #include <console/console.h>
  35 #include <cpu/x86/bist.h>
  36
  37 #include "northbridge/intel/i945/i945.h"
  38 #include "northbridge/intel/i945/raminit.h"
  39 #include "southbridge/intel/i82801gx/i82801gx.h"
  40
  41 void enable_smbus(void);
  42
  43 void setup_ich7_gpios(void)
  44 {
  45         u32 gpios;
  46
  47         printk(BIOS_DEBUG, " GPIOS...");
  48         /* General Registers */
  49         outl(0x1f28f7c2, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  50         outl(0xe0e809c3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  51         // Power On value is eede1fbf, we set: (TODO explain why)
  52         //   -- [21] = 1
  53         //   -- [20] = 0
  54         //   -- [18] = 0
  55         //   -- [17] = 0
  56         //   -- [13] = 1
  57         //   -- [05] = 0
  58         //   -- [04] = 0
  59         //   -- [03] = 0
  60         //   -- [02] = 0
  61         //   We should probably do this explicitly bitwise, see below.
  62         outl(0xeee83f83, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  63         /* Output Control Registers */
  64         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  65         /* Input Control Registers */
  66         outl(0x00000180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  67         outl(0x000000e6, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  68         outl(0x000000d0, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  69         outl(0x00000034, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL2 */
  70
  71         printk(BIOS_SPEW, "\n  Initializing drive bay...\n");
  72         gpios = inl(DEFAULT_GPIOBASE + 0x38); // GPIO Level 2
  73         gpios |= (1 << 0); // GPIO33 = ODD
  74         gpios |= (1 << 1); // GPIO34 = IDE_RST#
  75         outl(gpios, DEFAULT_GPIOBASE + 0x38);   /* GP_LVL2 */
  76
  77         gpios = inl(DEFAULT_GPIOBASE + 0x0c); // GPIO Level
  78         gpios &= ~(1 << 13);    // ??
  79         outl(gpios, DEFAULT_GPIOBASE + 0x0c);   /* GP_LVL */
  80
  81         printk(BIOS_SPEW, "\n  Initializing Ethernet NIC...\n");
  82         gpios = inl(DEFAULT_GPIOBASE + 0x0c); // GPIO Level
  83         gpios &= ~(1 << 24);    // Enable LAN Power
  84         outl(gpios, DEFAULT_GPIOBASE + 0x0c);   /* GP_LVL */
  85 }
  86
  87 static void ich7_enable_lpc(void)
  88 {
  89         // Enable Serial IRQ
  90         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  91         // decode range
  92         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0007);
  93         // decode range
  94         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x3f0f);
  95         // Enable 0x02e0 - 0x2ff
  96         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x001c02e1);
  97         // Enable 0x600 - 0x6ff
  98         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x00fc0601);
  99         // Enable 0x68 - 0x6f
 100         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x00040069);
 101 }
 102
 103
 104 /* This box has two superios, so enabling serial becomes slightly excessive.
 105  * We disable a lot of stuff to make sure that there are no conflicts between
 106  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
 107  * but safe anyways" method.
 108  */
 109 static void pnp_enter_ext_func_mode(device_t dev)
 110 {
 111         unsigned int port = dev >> 8;
 112         outb(0x55, port);
 113 }
 114
 115 static void pnp_exit_ext_func_mode(device_t dev)
 116 {
 117         unsigned int port = dev >> 8;
 118         outb(0xaa, port);
 119 }
 120
 121 static void pnp_write_register(device_t dev, int reg, int val)
 122 {
 123         unsigned int port = dev >> 8;
 124         outb(reg, port);
 125         outb(val, port+1);
 126 }
 127
 128 static void early_superio_config(void)
 129 {
 130         device_t dev;
 131
 132         dev=PNP_DEV(0x4e, 0x00);
 133
 134         pnp_enter_ext_func_mode(dev);
 135         pnp_write_register(dev, 0x02, 0x0e); // UART power
 136         pnp_write_register(dev, 0x1b, (0x3e8 >> 2)); // UART3 base
 137         pnp_write_register(dev, 0x1c, (0x2e8 >> 2)); // UART4 base
 138         pnp_write_register(dev, 0x1d, (5 << 4) | 11); // UART3,4 IRQ
 139         pnp_write_register(dev, 0x1e, 1); // no 32khz clock
 140         pnp_write_register(dev, 0x24, (0x3f8 >> 2)); // UART1 base
 141         pnp_write_register(dev, 0x28, (4 << 4) | 0); // UART1,2 IRQ
 142         pnp_write_register(dev, 0x2c, 0); // DMA0 FIR
 143         pnp_write_register(dev, 0x30, (0x600 >> 4)); // Runtime Register Block Base
 144
 145         pnp_write_register(dev, 0x31, 0xce); // GPIO1 DIR
 146         pnp_write_register(dev, 0x32, 0x00); // GPIO1 POL
 147         pnp_write_register(dev, 0x33, 0x0f); // GPIO2 DIR
 148         pnp_write_register(dev, 0x34, 0x00); // GPIO2 POL
 149         pnp_write_register(dev, 0x35, 0xa8); // GPIO3 DIR
 150         pnp_write_register(dev, 0x36, 0x00); // GPIO3 POL
 151         pnp_write_register(dev, 0x37, 0xa8); // GPIO4 DIR
 152         pnp_write_register(dev, 0x38, 0x00); // GPIO4 POL
 153
 154         pnp_write_register(dev, 0x39, 0x00); // GPIO1 OUT
 155         pnp_write_register(dev, 0x40, 0x80); // GPIO2/MISC OUT
 156         pnp_write_register(dev, 0x41, 0x00); // GPIO5 OUT
 157         pnp_write_register(dev, 0x42, 0xa8); // GPIO5 DIR
 158         pnp_write_register(dev, 0x43, 0x00); // GPIO5 POL
 159         pnp_write_register(dev, 0x44, 0x00); // GPIO ALT1
 160         pnp_write_register(dev, 0x45, 0x50); // GPIO ALT2
 161         pnp_write_register(dev, 0x46, 0x00); // GPIO ALT3
 162
 163         pnp_write_register(dev, 0x48, 0x55); // GPIO ALT5
 164         pnp_write_register(dev, 0x49, 0x55); // GPIO ALT6
 165         pnp_write_register(dev, 0x4a, 0x55); // GPIO ALT7
 166         pnp_write_register(dev, 0x4b, 0x55); // GPIO ALT8
 167         pnp_write_register(dev, 0x4c, 0x55); // GPIO ALT9
 168         pnp_write_register(dev, 0x4d, 0x55); // GPIO ALT10
 169
 170         pnp_exit_ext_func_mode(dev);
 171 }
 172
 173 static void rcba_config(void)
 174 {
 175         /* Set up virtual channel 0 */
 176         //RCBA32(0x0014) = 0x80000001;
 177         //RCBA32(0x001c) = 0x03128010;
 178
 179         /* Device 1f interrupt pin register */
 180         RCBA32(0x3100) = 0x00042220;
 181         /* Device 1d interrupt pin register */
 182         RCBA32(0x310c) = 0x00214321;
 183
 184         /* dev irq route register */
 185         RCBA16(0x3140) = 0x0232;
 186         RCBA16(0x3142) = 0x3246;
 187         RCBA16(0x3144) = 0x0237;
 188         RCBA16(0x3146) = 0x3201;
 189         RCBA16(0x3148) = 0x3216;
 190
 191         /* Enable IOAPIC */
 192         RCBA8(0x31ff) = 0x03;
 193
 194         /* Enable upper 128bytes of CMOS */
 195         RCBA32(0x3400) = (1 << 2);
 196
 197         /* Disable unused devices */
 198         RCBA32(0x3418) = FD_PCIE6 | FD_PCIE5 | FD_INTLAN | FD_ACMOD | FD_ACAUD | FD_PATA;
 199         RCBA32(0x3418) |= (1 << 0); // Required.
 200
 201         /* Enable PCIe Root Port Clock Gate */
 202         // RCBA32(0x341c) = 0x00000001;
 203
 204
 205         /* This should probably go into the ACPI enable trap */
 206         /* Set up I/O Trap #0 for 0xfe00 (SMIC) */
 207         RCBA32(0x1e84) = 0x00020001;
 208         RCBA32(0x1e80) = 0x0000fe01;
 209
 210         /* Set up I/O Trap #3 for 0x800-0x80c (Trap) */
 211         RCBA32(0x1e9c) = 0x000200f0;
 212         RCBA32(0x1e98) = 0x000c0801;
 213 }
 214
 215 static void early_ich7_init(void)
 216 {
 217         uint8_t reg8;
 218         uint32_t reg32;
 219
 220         // program secondary mlt XXX byte?
 221         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 222
 223         // reset rtc power status
 224         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 225         reg8 &= ~(1 << 2);
 226         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 227
 228         // usb transient disconnect
 229         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 230         reg8 |= (3 << 0);
 231         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 232
 233         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 234         reg32 |= (1 << 29) | (1 << 17);
 235         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 236
 237         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 238         reg32 |= (1 << 31) | (1 << 27);
 239         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 240
 241         RCBA32(0x0088) = 0x0011d000;
 242         RCBA16(0x01fc) = 0x060f;
 243         RCBA32(0x01f4) = 0x86000040;
 244         RCBA32(0x0214) = 0x10030549;
 245         RCBA32(0x0218) = 0x00020504;
 246         RCBA8(0x0220) = 0xc5;
 247         reg32 = RCBA32(0x3410);
 248         reg32 |= (1 << 6);
 249         RCBA32(0x3410) = reg32;
 250         reg32 = RCBA32(0x3430);
 251         reg32 &= ~(3 << 0);
 252         reg32 |= (1 << 0);
 253         RCBA32(0x3430) = reg32;
 254         RCBA32(0x3418) |= (1 << 0);
 255         RCBA16(0x0200) = 0x2008;
 256         RCBA8(0x2027) = 0x0d;
 257         RCBA16(0x3e08) |= (1 << 7);
 258         RCBA16(0x3e48) |= (1 << 7);
 259         RCBA32(0x3e0e) |= (1 << 7);
 260         RCBA32(0x3e4e) |= (1 << 7);
 261
 262         // next step only on ich7m b0 and later:
 263         reg32 = RCBA32(0x2034);
 264         reg32 &= ~(0x0f << 16);
 265         reg32 |= (5 << 16);
 266         RCBA32(0x2034) = reg32;
 267 }
 268
 269 #include <cbmem.h>
 270
 271 // Now, this needs to be included because it relies on the symbol
 272 // __PRE_RAM_ being set during CAR stage (in order to compile the
 273 // BSS free versions of the functions). Either rewrite the code
 274 // to be always BSS free, or invent a flag that's better suited than
 275 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 276 //
 277 #include "lib/cbmem.c"
 278
 279 void main(unsigned long bist)
 280 {
 281         u32 reg32;
 282         int boot_mode = 0;
 283
 284         if (bist == 0) {
 285                 enable_lapic();
 286         }
 287
 288 #if 0
 289         /* Force PCIRST# */
 290         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 291         udelay(200 * 1000);
 292         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 293 #endif
 294
 295         ich7_enable_lpc();
 296         early_superio_config();
 297
 298         /* Set up the console */
 299         uart_init();
 300
 301 #if CONFIG_USBDEBUG
 302         i82801gx_enable_usbdebug(1);
 303         early_usbdebug_init();
 304 #endif
 305         console_init();
 306
 307         /* Halt if there was a built in self test failure */
 308         report_bist_failure(bist);
 309
 310         if (MCHBAR16(SSKPD) == 0xCAFE) {
 311                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 312                 outb(0x6, 0xcf9);
 313                 while (1) asm("hlt");
 314         }
 315
 316         /* Perform some early chipset initialization required
 317          * before RAM initialization can work
 318          */
 319         i945_early_initialization();
 320
 321         /* Read PM1_CNT */
 322         reg32 = inl(DEFAULT_PMBASE + 0x04);
 323         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 324         if (((reg32 >> 10) & 7) == 5) {
 325 #if CONFIG_HAVE_ACPI_RESUME
 326                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 327                 boot_mode = 2;
 328                 /* Clear SLP_TYPE. This will break stage2 but
 329                  * we care for that when we get there.
 330                  */
 331                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 332
 333 #else
 334                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 335 #endif
 336         }
 337
 338         /* Enable SPD ROMs and DDR-II DRAM */
 339         enable_smbus();
 340
 341 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 342         dump_spd_registers();
 343 #endif
 344
 345         sdram_initialize(boot_mode);
 346
 347         /* Perform some initialization that must run before stage2 */
 348         early_ich7_init();
 349
 350         /* This should probably go away. Until now it is required
 351          * and mainboard specific
 352          */
 353         rcba_config();
 354
 355         /* Chipset Errata! */
 356         fixup_i945_errata();
 357
 358         /* Initialize the internal PCIe links before we go into stage2 */
 359         i945_late_initialization();
 360
 361 #if CONFIG_HAVE_ACPI_RESUME == 0
 362         /* When doing resume, we must not overwrite RAM */
 363 #if CONFIG_DEBUG_RAM_SETUP
 364         sdram_dump_mchbar_registers();
 365
 366         {
 367                 /* This will not work if TSEG is in place! */
 368                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 369
 370                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 371                 ram_check(0x00000000, 0x000a0000);
 372                 ram_check(0x00100000, tom);
 373         }
 374 #endif
 375 #endif
 376         MCHBAR16(SSKPD) = 0xCAFE;
 377
 378 #if CONFIG_HAVE_ACPI_RESUME
 379         /* Start address of high memory tables */
 380         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 381
 382         /* If there is no high memory area, we didn't boot before, so
 383          * this is not a resume. In that case we just create the cbmem toc.
 384          */
 385         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 386                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 387
 388                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 389                  * through stage 2. We could keep stuff like stack and heap in high tables
 390                  * memory completely, but that's a wonderful clean up task for another
 391                  * day.
 392                  */
 393                 if (resume_backup_memory)
 394                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 395
 396                 /* Magic for S3 resume */
 397                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 398         }
 399 #endif
 400 }
 401