src/mainboard/asus/m5a99x-evo/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2011 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 //used by incoherent_ht
  25 #define FAM10_SCAN_PCI_BUS 0
  26 #define FAM10_ALLOCATE_IO_RANGE 0
  27
  28 #include <lib.h>
  29 #include <stdint.h>
  30 #include <string.h>
  31 #include <device/pci_def.h>
  32 #include <device/pci_ids.h>
  33 #include <arch/io.h>
  34 #include <device/pnp_def.h>
  35 #include <arch/romcc_io.h>
  36 #include <cpu/x86/lapic.h>
  37 #include <console/console.h>
  38 #include <cpu/amd/model_10xxx_rev.h>
  39 #include "northbridge/amd/amdfam10/raminit.h"
  40 #include "northbridge/amd/amdfam10/amdfam10.h"
  41 #include "cpu/x86/lapic/boot_cpu.c"
  42 #include "northbridge/amd/amdfam10/reset_test.c"
  43 #include <console/loglevel.h>
  44 #include "cpu/x86/bist.h"
  45 #include "superio/ite/it8721f/early_serial.c"
  46 #include "cpu/x86/mtrr/earlymtrr.c"
  47 #include <cpu/amd/mtrr.h>
  48 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  49 #include "nb_cimx.h"
  50 #include <southbridge/amd/cimx/sb900/SbEarly.h>
  51 #include <southbridge/amd/cimx/sb900/SbPlatform.h> /* SB OEM constants */
  52 #include <southbridge/amd/cimx/sb900/smbus.h>
  53 #include "northbridge/amd/amdfam10/debug.c"
  54
  55 static void activate_spd_rom(const struct mem_controller *ctrl)
  56 {
  57 }
  58
  59 static int spd_read_byte(u32 device, u32 address)
  60 {
  61         return do_smbus_read_byte(SMBUS_IO_BASE, device, address);
  62 }
  63
  64 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  65 #include "northbridge/amd/amdfam10/pci.c"
  66 #include "resourcemap.c"
  67 #include "cpu/amd/quadcore/quadcore.c"
  68 #include "cpu/amd/car/post_cache_as_ram.c"
  69 #include "cpu/amd/microcode/microcode.c"
  70 #if CONFIG_UPDATE_CPU_MICROCODE
  71 #include "cpu/amd/model_10xxx/update_microcode.c"
  72 #endif
  73 #include "cpu/amd/model_10xxx/init_cpus.c"
  74 #include "northbridge/amd/amdfam10/early_ht.c"
  75 #include "spd.h"
  76
  77 #include <reset.h>
  78 void soft_reset(void)
  79 {
  80         set_bios_reset();
  81         /* link reset */
  82         outb(0x06, 0x0cf9);
  83 }
  84
  85 #define SERIAL_DEV PNP_DEV(0x4e, IT8721F_SP1)
  86 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  87 {
  88         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
  89         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
  90         u32 bsp_apicid = 0, val;
  91         msr_t msr;
  92
  93         if (!cpu_init_detectedx && boot_cpu()) {
  94                 /* Nothing special needs to be done to find bus 0 */
  95                 /* Allow the HT devices to be found */
  96                 /* mov bsp to bus 0xff when > 8 nodes */
  97                 set_bsp_node_CHtExtNodeCfgEn();
  98                 enumerate_ht_chain();
  99
 100                 //enable port80 decoding and southbridge poweron init
 101                 sb_poweron_init();
 102         }
 103
 104         post_code(0x30);
 105
 106         if (bist == 0) {
 107                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 108                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 109         }
 110
 111         post_code(0x32);
 112
 113         it8721f_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 114         uart_init();
 115         console_init();
 116         printk(BIOS_DEBUG, "\n");
 117
 118
 119 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 120
 121         /* Halt if there was a built in self test failure */
 122         report_bist_failure(bist);
 123
 124         // Load MPB
 125         val = cpuid_eax(1);
 126         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 127         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 128         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 129         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 130
 131         /* Setup sysinfo defaults */
 132         set_sysinfo_in_ram(0);
 133
 134 #if CONFIG_UPDATE_CPU_MICROCODE
 135         update_microcode(val);
 136 #endif
 137         post_code(0x33);
 138
 139         cpuSetAMDMSR();
 140         post_code(0x34);
 141
 142         amd_ht_init(sysinfo);
 143         post_code(0x35);
 144
 145         /* Setup nodes PCI space and start core 0 AP init. */
 146         finalize_node_setup(sysinfo);
 147
 148         /* Setup any mainboard PCI settings etc. */
 149         setup_mb_resource_map();
 150         post_code(0x36);
 151
 152         /* wait for all the APs core0 started by finalize_node_setup. */
 153         /* FIXME: A bunch of cores are going to start output to serial at once.
 154            It would be nice to fixup prink spinlocks for ROM XIP mode.
 155            I think it could be done by putting the spinlock flag in the cache
 156            of the BSP located right after sysinfo.
 157          */
 158         wait_all_core0_started();
 159
 160 #if CONFIG_LOGICAL_CPUS==1
 161         /* Core0 on each node is configured. Now setup any additional cores. */
 162         printk(BIOS_DEBUG, "start_other_cores()\n");
 163         start_other_cores();
 164         post_code(0x37);
 165         wait_all_other_cores_started(bsp_apicid);
 166 #endif
 167
 168         post_code(0x38);
 169
 170         sr56x0_rd890_disable_pcie_bridge();
 171         nb_Poweron_Init();
 172
 173 #if CONFIG_SET_FIDVID == 1
 174         msr = rdmsr(0xc0010071);
 175         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 176         post_code(0x39);
 177
 178         if (!warm_reset_detect(0)) {                    // BSP is node 0
 179                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 180         } else {
 181                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 182         }
 183
 184         post_code(0x3A);
 185
 186         /* show final fid and vid */
 187         msr=rdmsr(0xc0010071);
 188         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 189 #endif
 190
 191         nb_Ht_Init();
 192
 193         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 194         if (!warm_reset_detect(0)) {
 195                 print_info("...WARM RESET...\n\n\n");
 196                 soft_reset();
 197                 die("After soft_reset_x - shouldn't see this message!!!\n");
 198         }
 199
 200         post_code(0x3B);
 201
 202         /* It's the time to set ctrl in sysinfo now; */
 203         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 204         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 205
 206         post_code(0x40);
 207
 208 //      die("Die Before MCT init.");
 209
 210         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 211         raminit_amdmct(sysinfo);
 212         post_code(0x41);
 213
 214 /*
 215         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 216         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 217         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 218         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 219 */
 220
 221 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 222 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 223
 224 //      die("After MCT init before CAR disabled.");
 225
 226 #if 0
 227         rs780_before_pci_init();
 228 #endif
 229
 230         post_code(0x42);
 231         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 232         post_code(0x43);        // Should never see this post code.
 233 }
 234
 235 /**
 236  * BOOL AMD_CB_ManualBUIDSwapList(u8 Node, u8 Link, u8 **List)
 237  * Description:
 238  *      This routine is called every time a non-coherent chain is processed.
 239  *      BUID assignment may be controlled explicitly on a non-coherent chain. Provide a
 240  *      swap list. The first part of the list controls the BUID assignment and the
 241  *      second part of the list provides the device to device linking.  Device orientation
 242  *      can be detected automatically, or explicitly.  See documentation for more details.
 243  *
 244  *      Automatic non-coherent init assigns BUIDs starting at 1 and incrementing sequentially
 245  *      based on each device's unit count.
 246  *
 247  * Parameters:
 248  *      @param[in]  u8  node    = The node on which this chain is located
 249  *      @param[in]  u8  link    = The link on the host for this chain
 250  *      @param[out] u8** list   = supply a pointer to a list
 251  *      @param[out] BOOL result = true to use a manual list
 252  *                                false to initialize the link automatically
 253  */
 254 BOOL AMD_CB_ManualBUIDSwapList (u8 node, u8 link, const u8 **List)
 255 {
 256         static const u8 swaplist[] = {0, 1, 0xFF, 0, 0xFF};
 257         /* If the BUID was adjusted in early_ht we need to do the manual override */
 258                 if ((node == 0) && (link == 0)) {       /* BSP SB link */
 259                         *List = swaplist;
 260                         return 1;
 261                 }
 262
 263         return 0;
 264 }