src/mainboard/asus/m5a99x-evo/platform_cfg.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2011 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20
  21 #ifndef _M5A99X_EVO_CFG_H_
  22 #define _M5A99X_EVO_CFG_H_
  23
  24 /**
  25  * @def BIOS_SIZE_1M
  26  * @def BIOS_SIZE_2M
  27  * @def BIOS_SIZE_4M
  28  * @def BIOS_SIZE_8M
  29  */
  30 #define BIOS_SIZE_1M                    0
  31 #define BIOS_SIZE_2M                    1
  32 #define BIOS_SIZE_4M                    3
  33 #define BIOS_SIZE_8M                    7
  34
  35 /* In SB800, default ROM size is 1M Bytes, if your platform ROM
  36  * bigger than 1M you have to set the ROM size outside CIMx module and
  37  * before AGESA module get call.
  38  */
  39 #if CONFIG_COREBOOT_ROMSIZE_KB_1024 == 1
  40   #define BIOS_SIZE BIOS_SIZE_1M
  41 #elif CONFIG_COREBOOT_ROMSIZE_KB_2048 == 1
  42   #define BIOS_SIZE BIOS_SIZE_2M
  43 #elif CONFIG_COREBOOT_ROMSIZE_KB_4096 == 1
  44   #define BIOS_SIZE BIOS_SIZE_4M
  45 #elif CONFIG_COREBOOT_ROMSIZE_KB_8192 == 1
  46   #define BIOS_SIZE BIOS_SIZE_8M
  47 #endif
  48
  49 /**
  50  * @def SPREAD_SPECTRUM
  51  * @brief
  52  *  0 - Disable Spread Spectrum function
  53  *  1 - Enable  Spread Spectrum function
  54  */
  55 #define SPREAD_SPECTRUM                 0
  56
  57 /**
  58  * @def SB_HPET_TIMER
  59  * @breif
  60  *  0 - Disable hpet
  61  *  1 - Enable  hpet
  62  */
  63 #define HPET_TIMER                      1
  64
  65 /**
  66  * @def USB_CONFIG
  67  * @brief bit[0-6] used to control USB
  68  *   0 - Disable
  69  *   1 - Enable
  70  *  Usb Ohci1 Contoller (Bus 0 Dev 18 Func0) is define at BIT0
  71  *  Usb Ehci1 Contoller (Bus 0 Dev 18 Func2) is define at BIT1
  72  *  Usb Ohci2 Contoller (Bus 0 Dev 19 Func0) is define at BIT2
  73  *  Usb Ehci2 Contoller (Bus 0 Dev 19 Func2) is define at BIT3
  74  *  Usb Ohci3 Contoller (Bus 0 Dev 22 Func0) is define at BIT4
  75  *  Usb Ehci3 Contoller (Bus 0 Dev 22 Func2) is define at BIT5
  76  *  Usb Ohci4 Contoller (Bus 0 Dev 20 Func5) is define at BIT6
  77  */
  78 #define USB_CONFIG              0x7F
  79
  80 /**
  81  * @def PCI_CLOCK_CTRL
  82  * @breif bit[0-4] used for PCI Slots Clock Control,
  83  *   0 - disable
  84  *   1 - enable
  85  *  PCI SLOT 0 define at BIT0
  86  *  PCI SLOT 1 define at BIT1
  87  *  PCI SLOT 2 define at BIT2
  88  *  PCI SLOT 3 define at BIT3
  89  *  PCI SLOT 4 define at BIT4
  90  */
  91 #define PCI_CLOCK_CTRL                  0x1F
  92
  93 /**
  94  * @def SATA_CONTROLLER
  95  * @breif INCHIP Sata Controller
  96  */
  97 #define SATA_CONTROLLER         CIMX_OPTION_ENABLED
  98
  99 /**
 100  * @def SATA_MODE
 101  * @breif INCHIP Sata Controller Mode
 102  *   NOTE: DO NOT ALLOW SATA & IDE use same mode
 103  */
 104 #define SATA_MODE                       NATIVE_IDE_MODE
 105
 106 /**
 107  * @breif INCHIP Sata IDE Controller Mode
 108  */
 109 #define IDE_LEGACY_MODE                 0
 110 #define IDE_NATIVE_MODE                 1
 111
 112 /**
 113  * @def SATA_IDE_MODE
 114  * @breif INCHIP Sata IDE Controller Mode
 115  *   NOTE: DO NOT ALLOW SATA & IDE use same mode
 116  */
 117 #define SATA_IDE_MODE                   IDE_LEGACY_MODE
 118
 119 /**
 120  * @def EXTERNAL_CLOCK
 121  * @brief 00/10: Reference clock from crystal oscillator via
 122  *  PAD_XTALI and PAD_XTALO
 123  *
 124  * @def INTERNAL_CLOCK
 125  * @brief 01/11: Reference clock from internal clock through
 126  *  CP_PLL_REFCLK_P and CP_PLL_REFCLK_N via RDL
 127  */
 128 #define EXTERNAL_CLOCK          0x00
 129 #define INTERNAL_CLOCK          0x01
 130
 131 /* NOTE: inagua have to using internal clock,
 132  * otherwise can not detect sata drive
 133  */
 134 #define SATA_CLOCK_SOURCE       INTERNAL_CLOCK
 135
 136 /**
 137  * @def SATA_PORT_MULT_CAP_RESERVED
 138  * @brief 1 ON, 0 0FF
 139  */
 140 #define SATA_PORT_MULT_CAP_RESERVED     1
 141
 142
 143 /**
 144  * @def   AZALIA_AUTO
 145  * @brief Detect Azalia controller automatically.
 146  *
 147  * @def   AZALIA_DISABLE
 148  * @brief Disable Azalia controller.
 149
 150  * @def   AZALIA_ENABLE
 151  * @brief Enable Azalia controller.
 152  */
 153 #define AZALIA_AUTO                     0
 154 #define AZALIA_DISABLE                  1
 155 #define AZALIA_ENABLE                   2
 156
 157 /**
 158  * @breif INCHIP HDA controller
 159  */
 160 #define AZALIA_CONTROLLER               AZALIA_AUTO
 161
 162 /**
 163  * @def AZALIA_PIN_CONFIG
 164  * @brief
 165  *  0 - disable
 166  *  1 - enable
 167  */
 168 #define AZALIA_PIN_CONFIG               1
 169
 170 /**
 171  * @def AZALIA_SDIN_PIN
 172  * @brief
 173  *  SDIN0 is define at BIT0 & BIT1
 174  *   00 - GPIO PIN
 175  *   01 - Reserved
 176  *   10 - As a Azalia SDIN pin
 177  *  SDIN1 is define at BIT2 & BIT3
 178  *  SDIN2 is define at BIT4 & BIT5
 179  *  SDIN3 is define at BIT6 & BIT7
 180  */
 181 //#define AZALIA_SDIN_PIN               0xAA
 182 #define AZALIA_SDIN_PIN                 0x2A
 183
 184 /**
 185  * @def GPP_CONTROLLER
 186  */
 187 #define GPP_CONTROLLER                  CIMX_OPTION_ENABLED
 188
 189 /**
 190  * @def GPP_CFGMODE
 191  * @brief GPP Link Configuration
 192  * four possible configuration:
 193  *  GPP_CFGMODE_X4000
 194  *  GPP_CFGMODE_X2200
 195  *  GPP_CFGMODE_X2110
 196  *  GPP_CFGMODE_X1111
 197  */
 198 #define GPP_CFGMODE                     GPP_CFGMODE_X1111
 199
 200 /**
 201  * @def NB_SB_GEN2
 202  *    0  - Disable
 203  *    1  - Enable
 204  */
 205 #define NB_SB_GEN2                      TRUE
 206
 207 /**
 208  * @def SB_GEN2
 209  *    0  - Disable
 210  *    1  - Enable
 211  */
 212 #define SB_GPP_GEN2                     TRUE
 213
 214 /**
 215  * @def SB_GPP_UNHIDE_PORTS
 216  *    TRUE   - ports visable always, even port empty
 217  *    FALSE  - ports invisable if port empty
 218  */
 219 #define SB_GPP_UNHIDE_PORTS             FALSE
 220
 221 /**
 222  * @def   GEC_CONFIG
 223  *    0  - Enable
 224  *    1  - Disable
 225  */
 226 #define GEC_CONFIG                      0
 227
 228 /**
 229  * @def SIO_HWM_BASE_ADDRESS  Super IO HWM base address
 230  */
 231 #define SIO_HWM_BASE_ADDRESS            0x290
 232
 233 #endif