src/mainboard/asus/m4a785-m/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 //used by incoherent_ht
  25 #define FAM10_SCAN_PCI_BUS 0
  26 #define FAM10_ALLOCATE_IO_RANGE 0
  27
  28 #include <stdint.h>
  29 #include <string.h>
  30 #include <device/pci_def.h>
  31 #include <device/pci_ids.h>
  32 #include <arch/io.h>
  33 #include <device/pnp_def.h>
  34 #include <arch/romcc_io.h>
  35 #include <cpu/x86/lapic.h>
  36 #include <console/console.h>
  37 #include <cpu/amd/model_10xxx_rev.h>
  38 #include "northbridge/amd/amdfam10/raminit.h"
  39 #include "northbridge/amd/amdfam10/amdfam10.h"
  40 #include <lib.h>
  41
  42 #include "cpu/x86/lapic/boot_cpu.c"
  43 #include "northbridge/amd/amdfam10/reset_test.c"
  44
  45 #include <console/loglevel.h>
  46 #include "cpu/x86/bist.h"
  47
  48 static int smbus_read_byte(u32 device, u32 address);
  49
  50 #include "superio/ite/it8712f/it8712f_early_serial.c"
  51 #include <usbdebug.h>
  52
  53 #include "cpu/x86/mtrr/earlymtrr.c"
  54 #include <cpu/amd/mtrr.h>
  55 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  56
  57 #include "southbridge/amd/rs780/rs780_early_setup.c"
  58 #include "southbridge/amd/sb700/sb700_early_setup.c"
  59 #include "northbridge/amd/amdfam10/debug.c"
  60
  61 static void activate_spd_rom(const struct mem_controller *ctrl)
  62 {
  63 }
  64
  65 static int spd_read_byte(u32 device, u32 address)
  66 {
  67         int result;
  68         result = smbus_read_byte(device, address);
  69         return result;
  70 }
  71
  72 #include "northbridge/amd/amdfam10/amdfam10.h"
  73
  74 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  75 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  76
  77 #include "resourcemap.c"
  78 #include "cpu/amd/quadcore/quadcore.c"
  79
  80 #include "cpu/amd/car/post_cache_as_ram.c"
  81 #include "cpu/amd/microcode/microcode.c"
  82 #include "cpu/amd/model_10xxx/update_microcode.c"
  83 #include "cpu/amd/model_10xxx/init_cpus.c"
  84
  85 #include "northbridge/amd/amdfam10/early_ht.c"
  86 #include "southbridge/amd/sb700/sb700_early_setup.c"
  87 #include <spd.h>
  88
  89 //#include "spd_addr.h"
  90
  91 #define RC00  0
  92 #define RC01  1
  93
  94 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  95 {
  96
  97         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
  98         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
  99         u32 bsp_apicid = 0;
 100         u32 val;
 101         msr_t msr;
 102
 103         if (!cpu_init_detectedx && boot_cpu()) {
 104                 /* Nothing special needs to be done to find bus 0 */
 105                 /* Allow the HT devices to be found */
 106                 /* mov bsp to bus 0xff when > 8 nodes */
 107                 set_bsp_node_CHtExtNodeCfgEn();
 108                 enumerate_ht_chain();
 109
 110                 sb700_pci_port80();
 111         }
 112
 113         post_code(0x30);
 114
 115         if (bist == 0) {
 116                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 117                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 118         }
 119
 120         post_code(0x32);
 121
 122         enable_rs780_dev8();
 123         sb700_lpc_init();
 124
 125         it8712f_enable_serial(0, CONFIG_TTYS0_BASE);
 126         it8712f_kill_watchdog(); /* disable watchdog, so it does not reset while still booting */
 127         uart_init();
 128
 129 #if CONFIG_USBDEBUG
 130         sb700_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 131         early_usbdebug_init();
 132 #endif
 133
 134         console_init();
 135         printk(BIOS_DEBUG, "\n");
 136
 137 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 138
 139         /* Halt if there was a built in self test failure */
 140         report_bist_failure(bist);
 141
 142         // Load MPB
 143         val = cpuid_eax(1);
 144         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 145         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 146         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 147         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 148
 149         /* Setup sysinfo defaults */
 150         set_sysinfo_in_ram(0);
 151
 152         update_microcode(val);
 153         post_code(0x33);
 154
 155         cpuSetAMDMSR();
 156         post_code(0x34);
 157
 158         amd_ht_init(sysinfo);
 159         post_code(0x35);
 160
 161         /* Setup nodes PCI space and start core 0 AP init. */
 162         finalize_node_setup(sysinfo);
 163
 164         /* Setup any mainboard PCI settings etc. */
 165         setup_mb_resource_map();
 166         post_code(0x36);
 167
 168         /* wait for all the APs core0 started by finalize_node_setup. */
 169         /* FIXME: A bunch of cores are going to start output to serial at once.
 170            It would be nice to fixup prink spinlocks for ROM XIP mode.
 171            I think it could be done by putting the spinlock flag in the cache
 172            of the BSP located right after sysinfo.
 173          */
 174         wait_all_core0_started();
 175
 176  #if CONFIG_LOGICAL_CPUS==1
 177         /* Core0 on each node is configured. Now setup any additional cores. */
 178         printk(BIOS_DEBUG, "start_other_cores()\n");
 179         start_other_cores();
 180         post_code(0x37);
 181         wait_all_other_cores_started(bsp_apicid);
 182  #endif
 183
 184         post_code(0x38);
 185
 186         /* run _early_setup before soft-reset. */
 187         rs780_early_setup();
 188         sb700_early_setup();
 189
 190  #if CONFIG_SET_FIDVID
 191         msr = rdmsr(0xc0010071);
 192         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 193
 194         /* FIXME: The sb fid change may survive the warm reset and only
 195            need to be done once.*/
 196         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 197
 198         post_code(0x39);
 199
 200         if (!warm_reset_detect(0)) {                    // BSP is node 0
 201                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 202         } else {
 203                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 204         }
 205
 206         post_code(0x3A);
 207
 208         /* show final fid and vid */
 209         msr=rdmsr(0xc0010071);
 210         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 211  #endif
 212
 213         rs780_htinit();
 214
 215         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 216         if (!warm_reset_detect(0)) {
 217                 print_info("...WARM RESET...\n\n\n");
 218                 soft_reset();
 219                 die("After soft_reset_x - shouldn't see this message!!!\n");
 220         }
 221
 222         post_code(0x3B);
 223
 224         /* It's the time to set ctrl in sysinfo now; */
 225         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 226         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 227
 228         post_code(0x40);
 229
 230 //      die("Die Before MCT init.");
 231
 232         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 233         raminit_amdmct(sysinfo);
 234         post_code(0x41);
 235
 236 /*
 237         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 238         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 239         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 240         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 241 */
 242
 243 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 244 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 245
 246
 247 //      die("After MCT init before CAR disabled.");
 248
 249         rs780_before_pci_init();
 250         sb700_before_pci_init();
 251
 252         post_code(0x42);
 253         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 254         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 255         post_code(0x43);        // Should never see this post code.
 256 }