src/mainboard/asus/m2v/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2006 MSI
   7  * (Written by Bingxun Shi <bingxunshi@gmail.com> for MSI)
   8  * Copyright (C) 2008 Rudolf Marek <r.marek@assembler.cz>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23  */
  24
  25 unsigned int get_sbdn(unsigned bus);
  26
  27 #if CONFIG_K8_REV_F_SUPPORT == 1
  28 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  29 #endif
  30
  31 #include <stdint.h>
  32 #include <string.h>
  33 #include <device/pci_def.h>
  34 #include <arch/io.h>
  35 #include <device/pnp_def.h>
  36 #include <arch/romcc_io.h>
  37 #include <cpu/amd/mtrr.h>
  38 #include <cpu/x86/lapic.h>
  39 #include <pc80/mc146818rtc.h>
  40 #include <console/console.h>
  41 #include <cpu/amd/model_fxx_rev.h>
  42 #include "northbridge/amd/amdk8/raminit.h"
  43 #include "cpu/amd/model_fxx/apic_timer.c"
  44 #include "lib/delay.c"
  45 #include "northbridge/amd/amdk8/reset_test.c"
  46 #include "northbridge/amd/amdk8/debug.c"
  47 #include "superio/ite/it8712f/it8712f_early_serial.c"
  48 #include "southbridge/via/vt8237r/vt8237r_early_smbus.c"
  49 #include "cpu/x86/mtrr/earlymtrr.c"
  50 #include "cpu/x86/bist.h"
  51 #include "northbridge/amd/amdk8/setup_resource_map.c"
  52 #include <spd.h>
  53
  54 #define SERIAL_DEV PNP_DEV(0x2e, IT8712F_SP1)
  55 #define WATCHDOG_DEV PNP_DEV(0x2e, IT8712F_GPIO)
  56
  57 #define IT8712F_GPIO_BASE               0x0a20
  58
  59 static void memreset(int controllers, const struct mem_controller *ctrl)
  60 {
  61 }
  62
  63 static inline int spd_read_byte(unsigned device, unsigned address)
  64 {
  65         return smbus_read_byte(device, address);
  66 }
  67
  68 static void activate_spd_rom(const struct mem_controller *ctrl)
  69 {
  70 }
  71
  72 // defines S3_NVRAM_EARLY:
  73 #include "southbridge/via/k8t890/k8t890_early_car.c"
  74
  75 #include "northbridge/amd/amdk8/amdk8.h"
  76 #include "northbridge/amd/amdk8/incoherent_ht.c"
  77 #include "northbridge/amd/amdk8/coherent_ht.c"
  78 #include "northbridge/amd/amdk8/raminit_f.c"
  79 #include "lib/generic_sdram.c"
  80
  81 #include "cpu/amd/dualcore/dualcore.c"
  82
  83 #include "cpu/amd/car/post_cache_as_ram.c"
  84 #include "cpu/amd/model_fxx/init_cpus.c"
  85 #include "cpu/amd/model_fxx/fidvid.c"
  86 #include "northbridge/amd/amdk8/resourcemap.c"
  87
  88 void soft_reset(void)
  89 {
  90         uint8_t tmp;
  91
  92         set_bios_reset();
  93         print_debug("soft reset\n");
  94
  95         /* PCI reset */
  96         tmp = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x4f);
  97         tmp |= 0x01;
  98         /* FIXME from S3 set bit1 to disable USB reset VT8237A/S */
  99         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x4f, tmp);
 100
 101         while (1) {
 102                 /* daisy daisy ... */
 103                 hlt();
 104         }
 105 }
 106
 107 unsigned int get_sbdn(unsigned bus)
 108 {
 109         device_t dev;
 110
 111         dev = pci_locate_device_on_bus(PCI_ID(PCI_VENDOR_ID_VIA,
 112                                         PCI_DEVICE_ID_VIA_VT8237R_LPC), bus);
 113         return (dev >> 15) & 0x1f;
 114 }
 115
 116 struct gpio_init_val {
 117         u8 addr;
 118         u8 val;
 119 };
 120
 121 static const struct gpio_init_val gpio_init_data[] = {
 122         /* multi-function pin selection */
 123         { 0x25, 0x00 },
 124         { 0x28, 0x00 }, /* gp46 is infrared receive input */
 125         { 0x29, 0x40 }, /* reserved value?!? */
 126         { 0x2a, 0x00 },
 127         { 0x2c, 0x1d }, /* pin91 is VIN7 instead of PCIRSTIN# */
 128         /* gpio i/o port base */
 129         { 0x62, IT8712F_GPIO_BASE >> 8 },
 130         { 0x63, IT8712F_GPIO_BASE & 0xff },
 131         /* 0xb8 - 0xbc: gpio pull-up enable */
 132         { 0xb8, 0x00 },
 133         /* 0xc0 - 0xc4: gpio alternate function select */
 134         { 0xc0, 0x00 },
 135         { 0xc3, 0x00 },
 136         { 0xc4, 0xc0 },
 137         /* 0xc8 - 0xcc: gpio output enable */
 138         { 0xc8, 0x00 },
 139         { 0xcb, 0x00 },
 140         { 0xcc, 0xc0 },
 141         /* end of list */
 142         { 0, 0 },
 143 };
 144
 145 static void m2v_it8712f_gpio_init(void)
 146 {
 147         const struct gpio_init_val *giv;
 148
 149         printk(BIOS_SPEW, "it8712f gpio init...\n");
 150
 151         /*
 152          * it8712f gpio config
 153          *
 154          * Most importantly this switches pin 91 from
 155          * PCIRSTIN# to VIN7.
 156          * Note that only PCIRST3# and PCIRST5# are affected
 157          * by PCIRSTIN#, the PCIRST1#, PCIRST2#, PCIRST4# are always
 158          * direct buffers of #LRESET (low pin count bus reset).
 159          * If this is not done All PCIRST are in reset state and the
 160          * pcie slots don't initialize.
 161          *
 162          * pci reset handling:
 163          * pin 91: VIN7 (alternate PCIRSTIN#)
 164          * pin 48: PCIRST5# / gpio port 5 bit 0
 165          * pin 84: PCIRST4# / gpio port 1 bit 0
 166          * pin 31: PCIRST1# / gpio port 1 bit 4
 167          * pin 33: PCIRST2# / gpio port 1 bit 2
 168          * pin 34: PCIRST3# / gpio port 1 bit 1
 169          *
 170          * PCIRST[0-5]# are connected as follows:
 171          * pcirst1# -> pci bus
 172          * pcirst2# -> ide bus
 173          * pcirst3# -> pcie devices
 174          * pcirst4# -> pcie graphics
 175          * pcirst5# -> maybe n/c (untested)
 176          *
 177          * For software control of PCIRST[1-5]#:
 178          * 0x2a=0x17 (deselect pcirst# hardwiring, enable 0x25 control)
 179          * 0x25=0x17 (select gpio function)
 180          * 0xc0=0x17, 0xc8=0x17 gpio port 1 select & output enable
 181          * 0xc4=0xc1, 0xcc=0xc1 gpio port 5 select & output enable
 182          */
 183         it8712f_enter_conf();
 184         giv = gpio_init_data;
 185         while (giv->addr) {
 186                 printk(BIOS_SPEW, "it8712f gpio: %02x=%02x\n",
 187                                 giv->addr, giv->val);
 188                 it8712f_sio_write(IT8712F_GPIO, giv->addr, giv->val);
 189                 giv++;
 190         }
 191         it8712f_exit_conf();
 192
 193         printk(BIOS_INFO, "it8712f gpio: Setting DDR2 voltage to 1.80V\n");
 194         /*
 195          * upper two bits of gpio_base+4 control ddr2 voltage:
 196          * 11: 1.80V
 197          * 01: 1.85V
 198          * 10: 1.90V
 199          * 00: 1.95V
 200          *
 201          * The lower six bits are inputs and normally read back as 1
 202          * (except bit 2, which seems rather random).
 203          */
 204         outb(0xff, IT8712F_GPIO_BASE+4);
 205 }
 206
 207 static void m2v_bus_init(void)
 208 {
 209         device_t dev;
 210
 211         printk(BIOS_SPEW, "m2v_bus_init\n");
 212
 213         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
 214                                 PCI_DEVICE_ID_VIA_K8T890CF_0), 0);
 215         pci_write_config8(dev, K8T890_MULTIPLE_FN_EN, 0x01);
 216
 217         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
 218                                 PCI_DEVICE_ID_VIA_K8T890CF_5), 0);
 219         /*
 220          * bit | meaning
 221          * 6   | 0: hide scratch register function 0:0.6 (we don't use it)
 222          * 5   | 1: enable pcie bridge 0:2.0
 223          * 4   | 0: hide   pcie bridge 0:3.3 (not connected)
 224          * 3   | 1: enable pcie bridge 0:3.2
 225          * 2   | 1: enable pcie bridge 0:3.1
 226          * 1   | 1: enable pcie bridge 0:3.0
 227          */
 228         pci_write_config8(dev, 0xf0, 0x2e);
 229 }
 230
 231 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 232 {
 233         static const uint16_t spd_addr[] = {
 234                 // Node 0
 235                 DIMM0, DIMM2, 0, 0,
 236                 DIMM1, DIMM3, 0, 0,
 237                 // Node 1
 238                 DIMM4, DIMM6, 0, 0,
 239                 DIMM5, DIMM7, 0, 0,
 240         };
 241         unsigned bsp_apicid = 0;
 242         int needs_reset = 0;
 243         struct sys_info *sysinfo =
 244             (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 245
 246         it8712f_24mhz_clkin();
 247         it8712f_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 248         it8712f_kill_watchdog();
 249         uart_init();
 250         console_init();
 251         enable_rom_decode();
 252         m2v_bus_init();
 253         m2v_it8712f_gpio_init();
 254
 255         printk(BIOS_INFO, "now booting... \n");
 256
 257         if (bist == 0)
 258                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 259
 260         /* Halt if there was a built in self test failure. */
 261         report_bist_failure(bist);
 262         setup_default_resource_map();
 263         setup_coherent_ht_domain();
 264         wait_all_core0_started();
 265
 266         printk(BIOS_INFO, "now booting... All core 0 started\n");
 267
 268 #if CONFIG_LOGICAL_CPUS==1
 269         /* It is said that we should start core1 after all core0 launched. */
 270         start_other_cores();
 271         wait_all_other_cores_started(bsp_apicid);
 272 #endif
 273         init_timer();
 274         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 275
 276         needs_reset = optimize_link_coherent_ht();
 277         print_debug_hex8(needs_reset);
 278         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 279         print_debug_hex8(needs_reset);
 280         needs_reset |= k8t890_early_setup_ht();
 281         print_debug_hex8(needs_reset);
 282
 283         if (needs_reset) {
 284                 printk(BIOS_DEBUG, "ht reset -\n");
 285                 soft_reset();
 286                 printk(BIOS_DEBUG, "FAILED!\n");
 287         }
 288
 289         /* the HT settings needs to be OK, because link freq chnage may cause HT disconnect */
 290         /* allow LDT STOP asserts */
 291         vt8237_sb_enable_fid_vid();
 292
 293         enable_fid_change();
 294         print_debug("after enable_fid_change\n");
 295
 296         init_fidvid_bsp(bsp_apicid);
 297
 298         /* Stop the APs so we can start them later in init. */
 299         allow_all_aps_stop(bsp_apicid);
 300
 301         /* It's the time to set ctrl now. */
 302         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 303         enable_smbus();
 304         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 305         post_cache_as_ram();
 306 }
 307