src/mainboard/asus/m2v/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2006 MSI
   7  * (Written by Bingxun Shi <bingxunshi@gmail.com> for MSI)
   8  * Copyright (C) 2008 Rudolf Marek <r.marek@assembler.cz>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23  */
  24
  25 unsigned int get_sbdn(unsigned bus);
  26
  27 #if CONFIG_K8_REV_F_SUPPORT == 1
  28 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  29 #endif
  30
  31 #include <stdint.h>
  32 #include <string.h>
  33 #include <device/pci_def.h>
  34 #include <arch/io.h>
  35 #include <device/pnp_def.h>
  36 #include <arch/romcc_io.h>
  37 #include <cpu/amd/mtrr.h>
  38 #include <cpu/x86/lapic.h>
  39 #include <pc80/mc146818rtc.h>
  40 #include <console/console.h>
  41 #include <cpu/amd/model_fxx_rev.h>
  42 #include "northbridge/amd/amdk8/raminit.h"
  43 #include "cpu/amd/model_fxx/apic_timer.c"
  44 #include "lib/delay.c"
  45 #include "northbridge/amd/amdk8/reset_test.c"
  46 #include "northbridge/amd/amdk8/debug.c"
  47 #include "superio/ite/it8712f/early_serial.c"
  48 #include "southbridge/via/vt8237r/early_smbus.c"
  49 #include "cpu/x86/mtrr/earlymtrr.c"
  50 #include "cpu/x86/bist.h"
  51 #include "northbridge/amd/amdk8/setup_resource_map.c"
  52 #include <spd.h>
  53
  54 #define SERIAL_DEV PNP_DEV(0x2e, IT8712F_SP1)
  55 #define WATCHDOG_DEV PNP_DEV(0x2e, IT8712F_GPIO)
  56
  57 #define IT8712F_GPIO_BASE               0x0a20
  58
  59 static void memreset(int controllers, const struct mem_controller *ctrl) { }
  60 static void activate_spd_rom(const struct mem_controller *ctrl) { }
  61
  62 static inline int spd_read_byte(unsigned device, unsigned address)
  63 {
  64         return smbus_read_byte(device, address);
  65 }
  66
  67 #include "southbridge/via/k8t890/early_car.c"
  68 #include "northbridge/amd/amdk8/amdk8.h"
  69 #include "northbridge/amd/amdk8/incoherent_ht.c"
  70 #include "northbridge/amd/amdk8/coherent_ht.c"
  71 #include "northbridge/amd/amdk8/raminit_f.c"
  72 #include "lib/generic_sdram.c"
  73 #include "cpu/amd/dualcore/dualcore.c"
  74 #include "cpu/amd/car/post_cache_as_ram.c"
  75 #include "cpu/amd/model_fxx/init_cpus.c"
  76 #include "cpu/amd/model_fxx/fidvid.c"
  77 #include "northbridge/amd/amdk8/resourcemap.c"
  78
  79 void soft_reset(void)
  80 {
  81         uint8_t tmp;
  82
  83         set_bios_reset();
  84         print_debug("soft reset\n");
  85
  86         /* PCI reset */
  87         tmp = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x4f);
  88         tmp |= 0x01;
  89         /* FIXME from S3 set bit1 to disable USB reset VT8237A/S */
  90         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x4f, tmp);
  91
  92         while (1) {
  93                 /* daisy daisy ... */
  94                 hlt();
  95         }
  96 }
  97
  98 unsigned int get_sbdn(unsigned bus)
  99 {
 100         device_t dev;
 101
 102         dev = pci_locate_device_on_bus(PCI_ID(PCI_VENDOR_ID_VIA,
 103                                         PCI_DEVICE_ID_VIA_VT8237R_LPC), bus);
 104         return (dev >> 15) & 0x1f;
 105 }
 106
 107 struct gpio_init_val {
 108         u8 addr;
 109         u8 val;
 110 };
 111
 112 static const struct gpio_init_val gpio_init_data[] = {
 113         /* multi-function pin selection */
 114         { 0x25, 0x00 },
 115         { 0x28, 0x00 }, /* gp46 is infrared receive input */
 116         { 0x29, 0x40 }, /* reserved value?!? */
 117         { 0x2a, 0x00 },
 118         { 0x2c, 0x1d }, /* pin91 is VIN7 instead of PCIRSTIN# */
 119         /* gpio i/o port base */
 120         { 0x62, IT8712F_GPIO_BASE >> 8 },
 121         { 0x63, IT8712F_GPIO_BASE & 0xff },
 122         /* 0xb8 - 0xbc: gpio pull-up enable */
 123         { 0xb8, 0x00 },
 124         /* 0xc0 - 0xc4: gpio alternate function select */
 125         { 0xc0, 0x00 },
 126         { 0xc3, 0x00 },
 127         { 0xc4, 0xc0 },
 128         /* 0xc8 - 0xcc: gpio output enable */
 129         { 0xc8, 0x00 },
 130         { 0xcb, 0x00 },
 131         { 0xcc, 0xc0 },
 132         /* end of list */
 133         { 0, 0 },
 134 };
 135
 136 static void m2v_it8712f_gpio_init(void)
 137 {
 138         const struct gpio_init_val *giv;
 139
 140         printk(BIOS_SPEW, "it8712f gpio init...\n");
 141
 142         /*
 143          * it8712f gpio config
 144          *
 145          * Most importantly this switches pin 91 from
 146          * PCIRSTIN# to VIN7.
 147          * Note that only PCIRST3# and PCIRST5# are affected
 148          * by PCIRSTIN#, the PCIRST1#, PCIRST2#, PCIRST4# are always
 149          * direct buffers of #LRESET (low pin count bus reset).
 150          * If this is not done All PCIRST are in reset state and the
 151          * pcie slots don't initialize.
 152          *
 153          * pci reset handling:
 154          * pin 91: VIN7 (alternate PCIRSTIN#)
 155          * pin 48: PCIRST5# / gpio port 5 bit 0
 156          * pin 84: PCIRST4# / gpio port 1 bit 0
 157          * pin 31: PCIRST1# / gpio port 1 bit 4
 158          * pin 33: PCIRST2# / gpio port 1 bit 2
 159          * pin 34: PCIRST3# / gpio port 1 bit 1
 160          *
 161          * PCIRST[0-5]# are connected as follows:
 162          * pcirst1# -> pci bus
 163          * pcirst2# -> ide bus
 164          * pcirst3# -> pcie devices
 165          * pcirst4# -> pcie graphics
 166          * pcirst5# -> maybe n/c (untested)
 167          *
 168          * For software control of PCIRST[1-5]#:
 169          * 0x2a=0x17 (deselect pcirst# hardwiring, enable 0x25 control)
 170          * 0x25=0x17 (select gpio function)
 171          * 0xc0=0x17, 0xc8=0x17 gpio port 1 select & output enable
 172          * 0xc4=0xc1, 0xcc=0xc1 gpio port 5 select & output enable
 173          */
 174         it8712f_enter_conf();
 175         giv = gpio_init_data;
 176         while (giv->addr) {
 177                 printk(BIOS_SPEW, "it8712f gpio: %02x=%02x\n",
 178                                 giv->addr, giv->val);
 179                 it8712f_sio_write(IT8712F_GPIO, giv->addr, giv->val);
 180                 giv++;
 181         }
 182         it8712f_exit_conf();
 183
 184         printk(BIOS_INFO, "it8712f gpio: Setting DDR2 voltage to 1.80V\n");
 185         /*
 186          * upper two bits of gpio_base+4 control ddr2 voltage:
 187          * 11: 1.80V
 188          * 01: 1.85V
 189          * 10: 1.90V
 190          * 00: 1.95V
 191          *
 192          * The lower six bits are inputs and normally read back as 1
 193          * (except bit 2, which seems rather random).
 194          */
 195         outb(0xff, IT8712F_GPIO_BASE+4);
 196 }
 197
 198 static void m2v_bus_init(void)
 199 {
 200         device_t dev;
 201
 202         printk(BIOS_SPEW, "m2v_bus_init\n");
 203
 204         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
 205                                 PCI_DEVICE_ID_VIA_K8T890CF_0), 0);
 206         pci_write_config8(dev, K8T890_MULTIPLE_FN_EN, 0x01);
 207
 208         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA,
 209                                 PCI_DEVICE_ID_VIA_K8T890CF_5), 0);
 210         /*
 211          * bit | meaning
 212          * 6   | 0: hide scratch register function 0:0.6 (we don't use it)
 213          * 5   | 1: enable pcie bridge 0:2.0
 214          * 4   | 0: hide   pcie bridge 0:3.3 (not connected)
 215          * 3   | 1: enable pcie bridge 0:3.2
 216          * 2   | 1: enable pcie bridge 0:3.1
 217          * 1   | 1: enable pcie bridge 0:3.0
 218          */
 219         pci_write_config8(dev, 0xf0, 0x2e);
 220 }
 221
 222 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 223 {
 224         static const uint16_t spd_addr[] = {
 225                 // Node 0
 226                 DIMM0, DIMM2, 0, 0,
 227                 DIMM1, DIMM3, 0, 0,
 228                 // Node 1
 229                 DIMM4, DIMM6, 0, 0,
 230                 DIMM5, DIMM7, 0, 0,
 231         };
 232         unsigned bsp_apicid = 0;
 233         int needs_reset = 0;
 234         struct sys_info *sysinfo =
 235             (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 236
 237         it8712f_24mhz_clkin();
 238         it8712f_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 239         it8712f_kill_watchdog();
 240         uart_init();
 241         console_init();
 242         enable_rom_decode();
 243         m2v_bus_init();
 244         m2v_it8712f_gpio_init();
 245         it8712f_enable_3vsbsw();
 246
 247         printk(BIOS_INFO, "now booting... \n");
 248
 249         if (bist == 0)
 250                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 251
 252         /* Halt if there was a built in self test failure. */
 253         report_bist_failure(bist);
 254         setup_default_resource_map();
 255         setup_coherent_ht_domain();
 256         wait_all_core0_started();
 257
 258         printk(BIOS_INFO, "now booting... All core 0 started\n");
 259
 260 #if CONFIG_LOGICAL_CPUS==1
 261         /* It is said that we should start core1 after all core0 launched. */
 262         start_other_cores();
 263         wait_all_other_cores_started(bsp_apicid);
 264 #endif
 265         init_timer();
 266         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 267
 268         needs_reset = optimize_link_coherent_ht();
 269         print_debug_hex8(needs_reset);
 270         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 271         print_debug_hex8(needs_reset);
 272         needs_reset |= k8t890_early_setup_ht();
 273         print_debug_hex8(needs_reset);
 274
 275         if (needs_reset) {
 276                 printk(BIOS_DEBUG, "ht reset -\n");
 277                 soft_reset();
 278                 printk(BIOS_DEBUG, "FAILED!\n");
 279         }
 280
 281         /* the HT settings needs to be OK, because link freq chnage may cause HT disconnect */
 282         /* allow LDT STOP asserts */
 283         vt8237_sb_enable_fid_vid();
 284
 285         enable_fid_change();
 286         print_debug("after enable_fid_change\n");
 287
 288         init_fidvid_bsp(bsp_apicid);
 289
 290         /* Stop the APs so we can start them later in init. */
 291         allow_all_aps_stop(bsp_apicid);
 292
 293         /* It's the time to set ctrl now. */
 294         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 295         enable_smbus();
 296         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 297         post_cache_as_ram();
 298 }