src/mainboard/asus/m2v-mx_se/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2006 MSI
   7  * (Written by Bingxun Shi <bingxunshi@gmail.com> for MSI)
   8  * Copyright (C) 2008 Rudolf Marek <r.marek@assembler.cz>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23  */
  24
  25 #define RAMINIT_SYSINFO 1
  26
  27 #define CACHE_AS_RAM_ADDRESS_DEBUG 0
  28
  29 unsigned int get_sbdn(unsigned bus);
  30
  31 /* Used by raminit. */
  32 #define QRANK_DIMM_SUPPORT 1
  33
  34 /* Used by init_cpus and fidvid */
  35 #define SET_FIDVID 1
  36
  37 /* If we want to wait for core1 done before DQS training, set it to 0. */
  38 #define SET_FIDVID_CORE0_ONLY 1
  39
  40 #if CONFIG_K8_REV_F_SUPPORT == 1
  41 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  42 #endif
  43
  44 #include <stdint.h>
  45 #include <string.h>
  46 #include <device/pci_def.h>
  47 #include <arch/io.h>
  48 #include <device/pnp_def.h>
  49 #include <arch/romcc_io.h>
  50 #include <cpu/amd/mtrr.h>
  51 #include <cpu/x86/lapic.h>
  52 #include "option_table.h"
  53 #include "pc80/mc146818rtc_early.c"
  54 #include "pc80/serial.c"
  55 #include "console/console.c"
  56 #include <cpu/amd/model_fxx_rev.h>
  57 #include "northbridge/amd/amdk8/raminit.h"
  58 #include "cpu/amd/model_fxx/apic_timer.c"
  59 #include "lib/delay.c"
  60 #include "northbridge/amd/amdk8/reset_test.c"
  61 #include "northbridge/amd/amdk8/debug.c"
  62 #include "northbridge/amd/amdk8/early_ht.c"
  63 #include "superio/ite/it8712f/it8712f_early_serial.c"
  64 #include "southbridge/via/vt8237r/vt8237r_early_smbus.c"
  65 #include "cpu/x86/mtrr/earlymtrr.c"
  66 #include "cpu/x86/bist.h"
  67 #include "northbridge/amd/amdk8/setup_resource_map.c"
  68
  69 #define SERIAL_DEV PNP_DEV(0x2e, IT8712F_SP1)
  70 #define WATCHDOG_DEV PNP_DEV(0x2e, IT8712F_GPIO)
  71
  72 static void memreset(int controllers, const struct mem_controller *ctrl)
  73 {
  74 }
  75
  76 static inline int spd_read_byte(unsigned device, unsigned address)
  77 {
  78         return smbus_read_byte(device, address);
  79 }
  80
  81 static void activate_spd_rom(const struct mem_controller *ctrl)
  82 {
  83 }
  84
  85 // defines S3_NVRAM_EARLY:
  86 #include "southbridge/via/k8t890/k8t890_early_car.c"
  87
  88 #define K8_4RANK_DIMM_SUPPORT 1
  89
  90 #include "northbridge/amd/amdk8/amdk8.h"
  91 #include "northbridge/amd/amdk8/incoherent_ht.c"
  92 #include "northbridge/amd/amdk8/coherent_ht.c"
  93 #include "northbridge/amd/amdk8/raminit_f.c"
  94 #include "lib/generic_sdram.c"
  95
  96 #include "cpu/amd/dualcore/dualcore.c"
  97
  98 #include "cpu/amd/car/post_cache_as_ram.c"
  99 #include "cpu/amd/model_fxx/init_cpus.c"
 100
 101 #define SB_VFSMAF 0
 102
 103 /* this function might fail on some K8 CPUs with errata #181 */
 104 static void ldtstop_sb(void)
 105 {
 106         print_debug("toggle LDTSTP#\n");
 107         u8 reg = inb (VT8237R_ACPI_IO_BASE + 0x5c);
 108         reg = reg ^ (1 << 0);
 109         outb(reg, VT8237R_ACPI_IO_BASE + 0x5c);
 110         reg = inb(VT8237R_ACPI_IO_BASE + 0x15);
 111         print_debug("done\n");
 112 }
 113
 114 #include "cpu/amd/model_fxx/fidvid.c"
 115 #include "northbridge/amd/amdk8/resourcemap.c"
 116
 117 void soft_reset(void)
 118 {
 119         uint8_t tmp;
 120
 121         set_bios_reset();
 122         print_debug("soft reset \n");
 123
 124         /* PCI reset */
 125         tmp = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x4f);
 126         tmp |= 0x01;
 127         /* FIXME from S3 set bit1 to disable USB reset VT8237A/S */
 128         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x4f, tmp);
 129
 130         while (1) {
 131                 /* daisy daisy ... */
 132                 hlt();
 133         }
 134 }
 135
 136 unsigned int get_sbdn(unsigned bus)
 137 {
 138         device_t dev;
 139
 140         dev = pci_locate_device_on_bus(PCI_ID(PCI_VENDOR_ID_VIA,
 141                                         PCI_DEVICE_ID_VIA_VT8237R_LPC), bus);
 142         return (dev >> 15) & 0x1f;
 143 }
 144
 145 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 146 {
 147         static const uint16_t spd_addr[] = {
 148                 // Node 0
 149                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 150                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 151                 // Node 1
 152                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 153                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 154         };
 155         unsigned bsp_apicid = 0;
 156         int needs_reset = 0;
 157         struct sys_info *sysinfo =
 158             (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 159
 160         it8712f_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 161         it8712f_kill_watchdog();
 162         it8712f_enable_3vsbsw();
 163         uart_init();
 164         console_init();
 165         enable_rom_decode();
 166
 167         printk(BIOS_INFO, "now booting... \n");
 168
 169         if (bist == 0)
 170                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 171
 172         /* Halt if there was a built in self test failure. */
 173         report_bist_failure(bist);
 174         setup_default_resource_map();
 175         setup_coherent_ht_domain();
 176         wait_all_core0_started();
 177
 178         printk(BIOS_INFO, "now booting... All core 0 started\n");
 179
 180 #if CONFIG_LOGICAL_CPUS==1
 181         /* It is said that we should start core1 after all core0 launched. */
 182         start_other_cores();
 183         wait_all_other_cores_started(bsp_apicid);
 184 #endif
 185         init_timer();
 186         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 187
 188         needs_reset = optimize_link_coherent_ht();
 189         print_debug_hex8(needs_reset);
 190         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 191         print_debug_hex8(needs_reset);
 192         needs_reset |= k8t890_early_setup_ht();
 193         print_debug_hex8(needs_reset);
 194
 195         vt8237_early_network_init(NULL);
 196         vt8237_early_spi_init();
 197
 198         if (needs_reset) {
 199                 printk(BIOS_DEBUG, "ht reset -\n");
 200                 soft_reset();
 201                 printk(BIOS_DEBUG, "FAILED!\n");
 202         }
 203
 204         /* the HT settings needs to be OK, because link freq chnage may cause HT disconnect */
 205         /* allow LDT STOP asserts */
 206         vt8237_sb_enable_fid_vid();
 207
 208         enable_fid_change();
 209         print_debug("after enable_fid_change\n");
 210
 211         init_fidvid_bsp(bsp_apicid);
 212
 213         /* Stop the APs so we can start them later in init. */
 214         allow_all_aps_stop(bsp_apicid);
 215
 216         /* It's the time to set ctrl now. */
 217         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 218         enable_smbus();
 219         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 220         post_cache_as_ram();
 221 }
 222