src/mainboard/asus/a8v-e_se/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2006 MSI
   7  * (Written by Bingxun Shi <bingxunshi@gmail.com> for MSI)
   8  * Copyright (C) 2007 Rudolf Marek <r.marek@assembler.cz>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23  */
  24
  25 unsigned int get_sbdn(unsigned bus);
  26
  27 /* Used by raminit. */
  28
  29 /* Used by init_cpus and fidvid */
  30 #define SET_FIDVID 1
  31
  32 /* If we want to wait for core1 done before DQS training, set it to 0. */
  33 #define SET_FIDVID_CORE0_ONLY 1
  34
  35 #include <stdint.h>
  36 #include <string.h>
  37 #include <device/pci_def.h>
  38 #include <arch/io.h>
  39 #include <device/pnp_def.h>
  40 #include <arch/romcc_io.h>
  41 #include <cpu/x86/lapic.h>
  42 #include <pc80/mc146818rtc.h>
  43 #include <console/console.h>
  44 #include <cpu/amd/model_fxx_rev.h>
  45 #include "northbridge/amd/amdk8/raminit.h"
  46 #include "cpu/amd/model_fxx/apic_timer.c"
  47 #include "lib/delay.c"
  48 #include "cpu/x86/lapic/boot_cpu.c"
  49 #include "northbridge/amd/amdk8/reset_test.c"
  50 #include "northbridge/amd/amdk8/early_ht.c"
  51 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  52 #include "southbridge/via/vt8237r/vt8237r_early_smbus.c"
  53 #include "northbridge/amd/amdk8/debug.c" /* After vt8237r_early_smbus.c! */
  54 #include "cpu/x86/mtrr/earlymtrr.c"
  55 #include "cpu/x86/bist.h"
  56 #include "northbridge/amd/amdk8/setup_resource_map.c"
  57
  58 #define SERIAL_DEV PNP_DEV(0x2e, W83627EHG_SP1)
  59 #define GPIO_DEV PNP_DEV(0x2e, W83627EHG_GPIO_SUSLED)
  60 #define ACPI_DEV PNP_DEV(0x2e, W83627EHG_ACPI)
  61 #define RTC_DEV PNP_DEV(0x2e, W83627EHG_RTC)
  62
  63 static void memreset(int controllers, const struct mem_controller *ctrl)
  64 {
  65 }
  66
  67 static inline int spd_read_byte(unsigned device, unsigned address)
  68 {
  69         return smbus_read_byte(device, address);
  70 }
  71
  72 static void activate_spd_rom(const struct mem_controller *ctrl)
  73 {
  74 }
  75
  76 #include <reset.h>
  77 void soft_reset(void)
  78 {
  79         uint8_t tmp;
  80
  81         set_bios_reset();
  82         print_debug("soft reset \n");
  83
  84         /* PCI reset */
  85         tmp = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x4f);
  86         tmp |= 0x01;
  87         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x4f, tmp);
  88
  89         while (1) {
  90                 /* daisy daisy ... */
  91                 hlt();
  92         }
  93 }
  94
  95 // defines S3_NVRAM_EARLY:
  96 #include "southbridge/via/k8t890/k8t890_early_car.c"
  97
  98 #include "northbridge/amd/amdk8/amdk8.h"
  99 #include "northbridge/amd/amdk8/incoherent_ht.c"
 100 #include "northbridge/amd/amdk8/coherent_ht.c"
 101 #include "northbridge/amd/amdk8/raminit.c"
 102 #include "lib/generic_sdram.c"
 103
 104 #include "cpu/amd/dualcore/dualcore.c"
 105
 106 #include "cpu/amd/car/post_cache_as_ram.c"
 107 #include "cpu/amd/model_fxx/init_cpus.c"
 108 #include "cpu/amd/model_fxx/fidvid.c"
 109 #include "northbridge/amd/amdk8/resourcemap.c"
 110
 111 unsigned int get_sbdn(unsigned bus)
 112 {
 113         device_t dev;
 114
 115         dev = pci_locate_device_on_bus(PCI_ID(PCI_VENDOR_ID_VIA,
 116                                         PCI_DEVICE_ID_VIA_VT8237R_LPC), bus);
 117         return (dev >> 15) & 0x1f;
 118 }
 119
 120 static void sio_init(void)
 121 {
 122         u8 reg;
 123
 124         pnp_enter_ext_func_mode(SERIAL_DEV);
 125         /* We have 24MHz input. */
 126         reg = pnp_read_config(SERIAL_DEV, 0x24);
 127         pnp_write_config(SERIAL_DEV, 0x24, (reg & ~0x40));
 128         /* We have GPIO for KB/MS pin. */
 129         reg = pnp_read_config(SERIAL_DEV, 0x2a);
 130         pnp_write_config(SERIAL_DEV, 0x2a, (reg | 1));
 131         /* We have all RESTOUT and even some reserved bits, too. */
 132         reg = pnp_read_config(SERIAL_DEV, 0x2c);
 133         pnp_write_config(SERIAL_DEV, 0x2c, (reg | 0xf0));
 134         pnp_exit_ext_func_mode(SERIAL_DEV);
 135
 136         pnp_enter_ext_func_mode(ACPI_DEV);
 137         pnp_set_logical_device(ACPI_DEV);
 138         /*
 139          * Set the delay rising time from PWROK_LP to PWROK_ST to
 140          * 300 - 600ms, and 0 to vice versa.
 141          */
 142         reg = pnp_read_config(ACPI_DEV, 0xe6);
 143         pnp_write_config(ACPI_DEV, 0xe6, (reg & 0xf0));
 144         /* 1 Use external suspend clock source 32.768KHz. Undocumented?? */
 145         reg = pnp_read_config(ACPI_DEV, 0xe4);
 146         pnp_write_config(ACPI_DEV, 0xe4, (reg | 0x10));
 147         pnp_exit_ext_func_mode(ACPI_DEV);
 148
 149         pnp_enter_ext_func_mode(GPIO_DEV);
 150         pnp_set_logical_device(GPIO_DEV);
 151         /* Set memory voltage to 2.75V, vcore offset + 100mV, 1.5V chipset voltage. */
 152         pnp_write_config(GPIO_DEV, 0x30, 0x09); /* Enable GPIO 2 & GPIO 5. */
 153         pnp_write_config(GPIO_DEV, 0xe2, 0x00); /* No inversion */
 154         pnp_write_config(GPIO_DEV, 0xe5, 0x00); /* No inversion */
 155         pnp_write_config(GPIO_DEV, 0xe3, 0x03); /* 0000 0011, 0=output 1=input */
 156         pnp_write_config(GPIO_DEV, 0xe0, 0xde); /* 1101 1110, 0=output 1=input */
 157         pnp_write_config(GPIO_DEV, 0xe1, 0x01); /* Set output val. */
 158         pnp_write_config(GPIO_DEV, 0xe4, 0xb4); /* Set output val (1011 0100). */
 159         pnp_exit_ext_func_mode(GPIO_DEV);
 160 }
 161
 162 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 163 {
 164         static const uint16_t spd_addr[] = {
 165                 // Node 0
 166                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 167                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 168                 // Node 1
 169                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 170                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 171         };
 172         unsigned bsp_apicid = 0;
 173         int needs_reset = 0;
 174         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 175                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 176
 177         sio_init();
 178         w83627ehg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 179         uart_init();
 180         console_init();
 181         enable_rom_decode();
 182
 183         print_info("now booting... fallback\n");
 184
 185         /* Is this a CPU only reset? Or is this a secondary CPU? */
 186         if (!cpu_init_detectedx && boot_cpu()) {
 187                 /* Nothing special needs to be done to find bus 0. */
 188                 /* Allow the HT devices to be found. */
 189                 enumerate_ht_chain();
 190         }
 191
 192         sio_init();
 193         w83627ehg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 194         uart_init();
 195         console_init();
 196         enable_rom_decode();
 197
 198         print_info("now booting... real_main\n");
 199
 200         if (bist == 0)
 201                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 202
 203         /* Halt if there was a built in self test failure. */
 204         report_bist_failure(bist);
 205
 206         setup_default_resource_map();
 207         setup_coherent_ht_domain();
 208         wait_all_core0_started();
 209
 210         print_info("now booting... Core0 started\n");
 211
 212 #if CONFIG_LOGICAL_CPUS==1
 213         /* It is said that we should start core1 after all core0 launched. */
 214         start_other_cores();
 215         wait_all_other_cores_started(bsp_apicid);
 216 #endif
 217         init_timer();
 218         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 219
 220         needs_reset = optimize_link_coherent_ht();
 221         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 222         needs_reset |= k8t890_early_setup_ht();
 223
 224         if (needs_reset) {
 225                 print_debug("ht reset -\n");
 226                 soft_reset();
 227         }
 228
 229         /* the HT settings needs to be OK, because link freq chnage may cause HT disconnect */
 230         enable_fid_change();
 231         init_fidvid_bsp(bsp_apicid);
 232
 233         /* Stop the APs so we can start them later in init. */
 234         allow_all_aps_stop(bsp_apicid);
 235
 236         /* It's the time to set ctrl now. */
 237         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 238
 239         enable_smbus();
 240         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 241         post_cache_as_ram();
 242 }
 243