src/mainboard/asus/a8n_e/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2007 Philipp Degler <pdegler@rumms.uni-mannheim.de>
   7  * (Thanks to LSRA University of Mannheim for their support)
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
  11  * the Free Software Foundation; either version 2 of the License, or
  12  * (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  22  */
  23
  24 /* Used by it8712f_enable_serial(). */
  25 #define SERIAL_DEV PNP_DEV(0x2e, IT8712F_SP1)
  26
  27 #if CONFIG_LOGICAL_CPUS == 1
  28 #define SET_NB_CFG_54 1
  29 #endif
  30
  31 #include <stdint.h>
  32 #include <string.h>
  33 #include <device/pci_def.h>
  34 #include <arch/io.h>
  35 #include <device/pnp_def.h>
  36 #include <arch/romcc_io.h>
  37 #include <cpu/x86/lapic.h>
  38 #include <pc80/mc146818rtc.h>
  39 #include "cpu/x86/lapic/boot_cpu.c"
  40 #include "northbridge/amd/amdk8/reset_test.c"
  41 #include "superio/ite/it8712f/it8712f_early_serial.c"
  42 #include <cpu/amd/model_fxx_rev.h>
  43 #include <console/console.h>
  44 #include "northbridge/amd/amdk8/incoherent_ht.c"
  45 #include "southbridge/nvidia/ck804/ck804_early_smbus.h"
  46 #include "northbridge/amd/amdk8/raminit.h"
  47 #include "cpu/amd/model_fxx/apic_timer.c"
  48 #include "lib/delay.c"
  49 #include "northbridge/amd/amdk8/debug.c"
  50 #include "cpu/x86/mtrr/earlymtrr.c"
  51 #include "cpu/x86/bist.h"
  52 #include "northbridge/amd/amdk8/setup_resource_map.c"
  53 #include "northbridge/amd/amdk8/coherent_ht.c"
  54 #include "cpu/amd/dualcore/dualcore.c"
  55
  56 static void memreset(int controllers, const struct mem_controller *ctrl)
  57 {
  58         /* Nothing to do. */
  59 }
  60
  61 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  62 {
  63         /* Nothing to do. */
  64 }
  65
  66 static inline int spd_read_byte(unsigned device, unsigned address)
  67 {
  68         return smbus_read_byte(device, address);
  69 }
  70
  71 #include "northbridge/amd/amdk8/raminit.c"
  72 #include "lib/generic_sdram.c"
  73 #include "southbridge/nvidia/ck804/ck804_early_setup_ss.h"
  74 #include "southbridge/nvidia/ck804/ck804_early_setup.c"
  75
  76 #include "cpu/amd/car/post_cache_as_ram.c"
  77 #include "cpu/amd/model_fxx/init_cpus.c"
  78
  79 #include "northbridge/amd/amdk8/early_ht.c"
  80
  81 static void sio_setup(void)
  82 {
  83         uint32_t dword;
  84         uint8_t byte;
  85
  86         /* Subject decoding */
  87         byte = pci_read_config8(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0x7b);
  88         byte |= 0x20;
  89         pci_write_config8(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0x7b, byte);
  90
  91         /* LPC Positive Decode 0 */
  92         dword = pci_read_config32(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0xa0);
  93         dword |= (1 << 0) | (1 << 1);   /* Serial 0, Serial 1 */
  94         pci_write_config32(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0xa0, dword);
  95 }
  96
  97 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  98 {
  99         static const uint16_t spd_addr[] = {
 100                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 101                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 102 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 103                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 104                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 105 #endif
 106         };
 107
 108         int needs_reset;
 109         unsigned nodes, bsp_apicid = 0;
 110         struct mem_controller ctrl[8];
 111
 112         if (!cpu_init_detectedx && boot_cpu()) {
 113                 /* Nothing special needs to be done to find bus 0 */
 114                 /* Allow the HT devices to be found */
 115                 enumerate_ht_chain();
 116
 117                 sio_setup();
 118         }
 119
 120         if (bist == 0)
 121                 bsp_apicid = init_cpus(cpu_init_detectedx);
 122
 123         it8712f_24mhz_clkin();
 124         it8712f_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 125         uart_init();
 126         console_init();
 127
 128         /* Halt if there was a built in self test failure */
 129         report_bist_failure(bist);
 130
 131 #if 0
 132         dump_pci_device(PCI_DEV(0, 0x18, 0));
 133 #endif
 134
 135         needs_reset = setup_coherent_ht_domain();
 136
 137         wait_all_core0_started();
 138 #if CONFIG_LOGICAL_CPUS==1
 139         /* It is said that we should start core1 after all core0 launched. */
 140         start_other_cores();
 141         wait_all_other_cores_started(bsp_apicid);
 142 #endif
 143
 144         needs_reset |= ht_setup_chains_x();
 145         needs_reset |= ck804_early_setup_x();
 146
 147         if (needs_reset) {
 148                 print_info("ht reset -\n");
 149                 soft_reset();
 150         }
 151
 152         allow_all_aps_stop(bsp_apicid);
 153
 154         nodes = get_nodes();
 155         /* It's the time to set ctrl now. */
 156         fill_mem_ctrl(nodes, ctrl, spd_addr);
 157
 158         enable_smbus();
 159
 160 #if 0
 161         dump_spd_registers(&ctrl[0]);
 162         dump_smbus_registers();
 163 #endif
 164
 165         sdram_initialize(nodes, ctrl);
 166
 167 #if 0
 168         print_pci_devices();
 169         dump_pci_devices();
 170 #endif
 171
 172         post_cache_as_ram();
 173 }
 174