src/mainboard/asus/a8n_e/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2007 Philipp Degler <pdegler@rumms.uni-mannheim.de>
   7  * (Thanks to LSRA University of Mannheim for their support)
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
  11  * the Free Software Foundation; either version 2 of the License, or
  12  * (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  22  */
  23
  24 #define ASSEMBLY 1
  25 #define __ROMCC__
  26
  27 /* Used by it8712f_enable_serial(). */
  28 #define SERIAL_DEV PNP_DEV(0x2e, IT8712F_SP1)
  29
  30 /* Used by raminit. */
  31 #define QRANK_DIMM_SUPPORT 1
  32
  33 /* Turn this on for SMBus debugging output. */
  34 #define DEBUG_SMBUS 0
  35
  36 #if CONFIG_LOGICAL_CPUS == 1
  37 #define SET_NB_CFG_54 1
  38 #endif
  39
  40 #include <stdint.h>
  41 #include <device/pci_def.h>
  42 #include <arch/io.h>
  43 #include <device/pnp_def.h>
  44 #include <arch/romcc_io.h>
  45 #include <cpu/x86/lapic.h>
  46 #include "option_table.h"
  47 #include "pc80/mc146818rtc_early.c"
  48 #include "cpu/x86/lapic/boot_cpu.c"
  49 #include "northbridge/amd/amdk8/reset_test.c"
  50 #include "superio/ite/it8712f/it8712f_early_serial.c"
  51
  52 #if USE_FAILOVER_IMAGE == 0
  53
  54 /* Used by ck894_early_setup(). */
  55 #define CK804_NUM 1
  56
  57 #if CONFIG_USE_INIT == 0
  58 #include "lib/memcpy.c"
  59 #endif
  60
  61 #include <cpu/amd/model_fxx_rev.h>
  62 #include "pc80/serial.c"
  63 #include "arch/i386/lib/console.c"
  64 #include "ram/ramtest.c"
  65 #include "northbridge/amd/amdk8/incoherent_ht.c"
  66 #include "southbridge/nvidia/ck804/ck804_early_smbus.c"
  67 #include "northbridge/amd/amdk8/raminit.h"
  68 #include "cpu/amd/model_fxx/apic_timer.c"
  69 #include "lib/delay.c"
  70 #include "northbridge/amd/amdk8/debug.c"
  71 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  72 #include "cpu/x86/bist.h"
  73 #include "northbridge/amd/amdk8/setup_resource_map.c"
  74 #include "northbridge/amd/amdk8/coherent_ht.c"
  75 #include "cpu/amd/dualcore/dualcore.c"
  76
  77 static void memreset_setup(void)
  78 {
  79         /* FIXME: Nothing to do? */
  80 }
  81
  82 static void memreset(int controllers, const struct mem_controller *ctrl)
  83 {
  84         /* FIXME: Nothing to do? */
  85 }
  86
  87 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  88 {
  89         /* FIXME: Nothing to do? */
  90 }
  91
  92 static inline int spd_read_byte(unsigned device, unsigned address)
  93 {
  94         return smbus_read_byte(device, address);
  95 }
  96
  97 #include "northbridge/amd/amdk8/raminit.c"
  98 #include "sdram/generic_sdram.c"
  99 #include "southbridge/nvidia/ck804/ck804_early_setup_ss.h"
 100 #include "southbridge/nvidia/ck804/ck804_early_setup.c"
 101 #include "cpu/amd/car/copy_and_run.c"
 102 #include "cpu/amd/car/post_cache_as_ram.c"
 103 #include "cpu/amd/model_fxx/init_cpus.c"
 104
 105 #endif  /* USE_FAILOVER_IMAGE */
 106
 107 #if ((HAVE_FAILOVER_BOOT==1) && (USE_FAILOVER_IMAGE == 1)) \
 108         || ((HAVE_FAILOVER_BOOT==0) && (USE_FALLBACK_IMAGE == 1))
 109
 110 #include "southbridge/nvidia/ck804/ck804_enable_rom.c"
 111 #include "northbridge/amd/amdk8/early_ht.c"
 112
 113 static void sio_setup(void)
 114 {
 115         unsigned value;
 116         uint32_t dword;
 117         uint8_t byte;
 118
 119         /* Subject decoding */
 120         byte = pci_read_config8(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0x7b);
 121         byte |= 0x20;
 122         pci_write_config8(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0x7b, byte);
 123
 124         /* LPC Positive Decode 0 */
 125         dword = pci_read_config32(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0xa0);
 126         /* Serial 0, Serial 1 */
 127         dword |= (1 << 0) | (1 << 1);
 128         pci_write_config32(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0xa0, dword);
 129 }
 130
 131 void failover_process(unsigned long bist, unsigned long cpu_init_detectedx)
 132 {
 133         unsigned last_boot_normal_x = last_boot_normal();
 134
 135         /* Is this a CPU only reset? Or is this a secondary CPU? */
 136         if ((cpu_init_detectedx) || (!boot_cpu())) {
 137                 if (last_boot_normal_x) {
 138                         goto normal_image;
 139                 } else {
 140                         goto fallback_image;
 141                 }
 142         }
 143
 144         /* Nothing special needs to be done to find bus 0 */
 145         /* Allow the HT devices to be found */
 146         enumerate_ht_chain();
 147
 148         sio_setup();
 149
 150         /* Setup the ck804 */
 151         ck804_enable_rom();
 152
 153         /* Is this a deliberate reset by the BIOS? */
 154         if (bios_reset_detected() && last_boot_normal_x) {
 155                 goto normal_image;
 156         }
 157
 158         /* This is the primary CPU. How should I boot? */
 159         else if (do_normal_boot()) {
 160                 goto normal_image;
 161         } else {
 162                 goto fallback_image;
 163         }
 164
 165 normal_image:
 166         __asm__ volatile ("jmp __normal_image"
 167                 :                                       /* outputs */
 168                 :"a" (bist), "b"(cpu_init_detectedx)    /* inputs */
 169                 );
 170
 171 fallback_image:
 172
 173 #if HAVE_FAILOVER_BOOT == 1
 174         __asm__ volatile ("jmp __fallback_image"
 175                 :                                       /* outputs */
 176                 :"a" (bist), "b"(cpu_init_detectedx)    /* inputs */
 177                 )
 178 #endif
 179         ;
 180 }
 181
 182 #endif /* ((HAVE_FAILOVER_BOOT==1) && (USE_FAILOVER_IMAGE == 1)) ... */
 183
 184 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 185
 186 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 187 {
 188 #if HAVE_FAILOVER_BOOT == 1
 189 #if USE_FAILOVER_IMAGE == 1
 190         failover_process(bist, cpu_init_detectedx);
 191 #else
 192         real_main(bist, cpu_init_detectedx);
 193 #endif
 194 #else
 195 #if USE_FALLBACK_IMAGE == 1
 196         failover_process(bist, cpu_init_detectedx);
 197 #endif
 198         real_main(bist, cpu_init_detectedx);
 199 #endif
 200 }
 201
 202 #if USE_FAILOVER_IMAGE == 0
 203 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 204 {
 205         static const uint16_t spd_addr[] = {
 206                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 207                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 208 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 209                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 210                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 211 #endif
 212         };
 213
 214         int needs_reset;
 215         unsigned bsp_apicid = 0;
 216
 217         struct mem_controller ctrl[8];
 218         unsigned nodes;
 219
 220         if (bist == 0) {
 221                 bsp_apicid = init_cpus(cpu_init_detectedx);
 222         }
 223
 224         it8712f_24mhz_clkin();
 225         it8712f_enable_serial(SERIAL_DEV, TTYS0_BASE);
 226         uart_init();
 227         console_init();
 228
 229         /* Halt if there was a built in self test failure */
 230         report_bist_failure(bist);
 231
 232 #if 0
 233         dump_pci_device(PCI_DEV(0, 0x18, 0));
 234 #endif
 235
 236         needs_reset = setup_coherent_ht_domain();
 237
 238         wait_all_core0_started();
 239 #if CONFIG_LOGICAL_CPUS==1
 240         // It is said that we should start core1 after all core0 launched
 241         start_other_cores();
 242         wait_all_other_cores_started(bsp_apicid);
 243 #endif
 244
 245         needs_reset |= ht_setup_chains_x();
 246
 247         needs_reset |= ck804_early_setup_x();
 248
 249         if (needs_reset) {
 250                 print_info("ht reset -\r\n");
 251                 soft_reset();
 252         }
 253
 254         allow_all_aps_stop(bsp_apicid);
 255
 256         nodes = get_nodes();
 257         //It's the time to set ctrl now;
 258         fill_mem_ctrl(nodes, ctrl, spd_addr);
 259
 260         enable_smbus();
 261
 262 #if 0
 263         dump_spd_registers(&ctrl[0]);
 264         dump_smbus_registers();
 265 #endif
 266
 267         memreset_setup();
 268         sdram_initialize(nodes, ctrl);
 269
 270 #if 0
 271         print_pci_devices();
 272         dump_pci_devices();
 273 #endif
 274
 275         post_cache_as_ram();
 276 }
 277 #endif /* USE_FAILOVER_IMAGE */