src/mainboard/asrock/e350m1/mptable.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2011 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20
  21 #include <console/console.h>
  22 #include <arch/smp/mpspec.h>
  23 #include <device/pci.h>
  24 #include <arch/io.h>
  25 #include <string.h>
  26 #include <stdint.h>
  27
  28 extern u8 bus_sb800[2];
  29
  30 extern u32 apicid_sb800;
  31
  32 extern u32 bus_type[256];
  33 extern u32 sbdn_sb800;
  34
  35 u8 intr_data[] = {
  36   [0x00] = 0x10,0x11,0x12,0x13,0x14,0x15,0x16,0x17, /* INTA# - INTH# */
  37   [0x08] = 0x00,0x00,0x00,0x00,0x1F,0x1F,0x1F,0x1F, /* Misc-nil,0,1,2, INT from Serial irq */
  38   [0x10] = 0x09,0x1F,0x1F,0x10,0x1F,0x12,0x1F,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,
  39   0x1F,0x1F,0x1F,0x1F,0x1F,0x1F,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,
  40   0x12,0x11,0x12,0x11,0x12,0x11,0x12,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,
  41   0x11,0x13,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,0x00,
  42   0x10,0x11,0x12,0x13
  43 };
  44
  45 static void *smp_write_config_table(void *v)
  46 {
  47   struct mp_config_table *mc;
  48   int bus_isa;
  49
  50   mc = (void *)(((char *)v) + SMP_FLOATING_TABLE_LEN);
  51
  52   mptable_init(mc, LAPIC_ADDR);
  53   memcpy(mc->mpc_oem, "AMD     ", 8);
  54
  55   smp_write_processors(mc);
  56
  57   get_bus_conf();
  58
  59   mptable_write_buses(mc, NULL, &bus_isa);
  60
  61   /* I/O APICs:   APIC ID Version State   Address */
  62
  63   device_t dev;
  64   u32 dword;
  65   u8 byte;
  66
  67   dword = 0;
  68   dword = pm_ioread(0x34) & 0xF0;
  69   dword |= (pm_ioread(0x35) & 0xFF) << 8;
  70   dword |= (pm_ioread(0x36) & 0xFF) << 16;
  71   dword |= (pm_ioread(0x37) & 0xFF) << 24;
  72   smp_write_ioapic(mc, apicid_sb800, 0x11, dword);
  73
  74   for (byte = 0x0; byte < sizeof(intr_data); byte ++) {
  75     outb(byte | 0x80, 0xC00);
  76     outb(intr_data[byte], 0xC01);
  77   }
  78
  79   /* I/O Ints:    Type    Polarity    Trigger     Bus ID   IRQ    APIC ID PIN# */
  80 #define IO_LOCAL_INT(type, intr, apicid, pin) \
  81   smp_write_lintsrc(mc, (type), MP_IRQ_TRIGGER_EDGE | MP_IRQ_POLARITY_HIGH, bus_isa, (intr), (apicid), (pin));
  82
  83   mptable_add_isa_interrupts(mc, bus_isa, apicid_sb800, 0);
  84
  85   /* PCI interrupts are level triggered, and are
  86    * associated with a specific bus/device/function tuple.
  87    */
  88 #if CONFIG_GENERATE_ACPI_TABLES == 0
  89 #define PCI_INT(bus, dev, fn, pin) \
  90         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, (bus), (((dev)<<2)|(fn)), apicid_sb800, (pin))
  91 #else
  92 #define PCI_INT(bus, dev, fn, pin)
  93 #endif
  94
  95   //PCI_INT(0x0, 0x14, 0x1, 0x11); /* IDE. */
  96   PCI_INT(0x0, 0x14, 0x0, 0x10);
  97   /* HD Audio: */
  98   PCI_INT(0x0, 0x14, 0x2, 0x12);
  99
 100   PCI_INT(0x0, 0x12, 0x0, intr_data[0x30]); /* USB */
 101   PCI_INT(0x0, 0x12, 0x1, intr_data[0x31]);
 102   PCI_INT(0x0, 0x13, 0x0, intr_data[0x32]);
 103   PCI_INT(0x0, 0x13, 0x1, intr_data[0x33]);
 104   PCI_INT(0x0, 0x16, 0x0, intr_data[0x34]);
 105   PCI_INT(0x0, 0x16, 0x1, intr_data[0x35]);
 106
 107   /* sata */
 108   PCI_INT(0x0, 0x11, 0x0, intr_data[0x41]);
 109
 110   /* PCI_INT(0x0, 0x14, 0x2, 0x12); */
 111
 112   /* on board NIC & Slot PCIE.  */
 113
 114   /* PCI slots */
 115   /* PCI_SLOT 0. */
 116   PCI_INT(bus_sb800[1], 0x5, 0x0, 0x14);
 117   PCI_INT(bus_sb800[1], 0x5, 0x1, 0x15);
 118   PCI_INT(bus_sb800[1], 0x5, 0x2, 0x16);
 119   PCI_INT(bus_sb800[1], 0x5, 0x3, 0x17);
 120
 121   /* PCI_SLOT 1. */
 122   PCI_INT(bus_sb800[1], 0x6, 0x0, 0x15);
 123   PCI_INT(bus_sb800[1], 0x6, 0x1, 0x16);
 124   PCI_INT(bus_sb800[1], 0x6, 0x2, 0x17);
 125   PCI_INT(bus_sb800[1], 0x6, 0x3, 0x14);
 126
 127   /* PCI_SLOT 2. */
 128   PCI_INT(bus_sb800[1], 0x7, 0x0, 0x16);
 129   PCI_INT(bus_sb800[1], 0x7, 0x1, 0x17);
 130   PCI_INT(bus_sb800[1], 0x7, 0x2, 0x14);
 131   PCI_INT(bus_sb800[1], 0x7, 0x3, 0x15);
 132
 133   PCI_INT(bus_sb800[2], 0x0, 0x0, 0x12);
 134   PCI_INT(bus_sb800[2], 0x0, 0x1, 0x13);
 135   PCI_INT(bus_sb800[2], 0x0, 0x2, 0x14);
 136
 137   /* PCIe PortA */
 138   PCI_INT(0x0, 0x15, 0x0, 0x10);
 139   /* PCIe PortB */
 140   PCI_INT(0x0, 0x15, 0x1, 0x11);
 141   /* PCIe PortC */
 142   PCI_INT(0x0, 0x15, 0x2, 0x12);
 143   /* PCIe PortD */
 144   PCI_INT(0x0, 0x15, 0x3, 0x13);
 145
 146   /*Local Ints:   Type    Polarity    Trigger     Bus ID   IRQ    APIC ID PIN# */
 147   IO_LOCAL_INT(mp_ExtINT, 0x0, MP_APIC_ALL, 0x0);
 148   IO_LOCAL_INT(mp_NMI, 0x0, MP_APIC_ALL, 0x1);
 149   /* There is no extension information... */
 150
 151   /* Compute the checksums */
 152   mc->mpe_checksum =
 153       smp_compute_checksum(smp_next_mpc_entry(mc), mc->mpe_length);
 154   mc->mpc_checksum = smp_compute_checksum(mc, mc->mpc_length);
 155   printk(BIOS_DEBUG, "Wrote the mp table end at: %p - %p\n",
 156          mc, smp_next_mpe_entry(mc));
 157   return smp_next_mpe_entry(mc);
 158 }
 159
 160 unsigned long write_smp_table(unsigned long addr)
 161 {
 162   void *v;
 163   v = smp_write_floating_table(addr);
 164   return (unsigned long)smp_write_config_table(v);
 165 }