src/mainboard/artecgroup/dbe61/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #include <stdint.h>
  22 #include <device/pci_def.h>
  23 #include <arch/io.h>
  24 #include <device/pnp_def.h>
  25 #include <arch/romcc_io.h>
  26 #include <arch/hlt.h>
  27 #include <stdlib.h>
  28 #include <console/console.h>
  29 #include "cpu/x86/bist.h"
  30 #include "cpu/x86/msr.h"
  31 #include <cpu/amd/lxdef.h>
  32 #include <cpu/amd/geode_post_code.h>
  33 #include "southbridge/amd/cs5536/cs5536.h"
  34 #include "spd_table.h"
  35 #include <spd.h>
  36 #include "southbridge/amd/cs5536/cs5536_early_smbus.c"
  37 #include "southbridge/amd/cs5536/cs5536_early_setup.c"
  38
  39 static int spd_read_byte(unsigned device, unsigned address)
  40 {
  41         int i;
  42
  43         if (device == DIMM0) {
  44                 for (i=0; i < (ARRAY_SIZE(spd_table)); i++) {
  45                         if (spd_table[i].address == address) {
  46                                 return spd_table[i].data;
  47                         }
  48                 }
  49         }
  50
  51         /* returns 0xFF on any failures */
  52         return 0xFF;
  53 }
  54
  55 #define ManualConf 0            /* Do automatic strapped PLL config */
  56 /* CPU and GLIU mult/div 500/266*/
  57 #define PLLMSRhi 0x0000039C /* 33MHz PCI, 0x000003DD for 66MHz PCI */
  58 /* Hold Count - how long we will sit in reset */
  59 #define PLLMSRlo 0x00DE6000
  60
  61 #include "northbridge/amd/lx/raminit.h"
  62 #include "northbridge/amd/lx/pll_reset.c"
  63 #include "northbridge/amd/lx/raminit.c"
  64 #include "lib/generic_sdram.c"
  65 #include "cpu/amd/model_lx/cpureginit.c"
  66 #include "cpu/amd/model_lx/syspreinit.c"
  67 #include "cpu/amd/model_lx/msrinit.c"
  68
  69 void main(unsigned long bist)
  70 {
  71         post_code(0x01);
  72
  73         msr_t msr;
  74         static const struct mem_controller memctrl[] = {
  75                 {.channel0 = {DIMM0, DIMM1}}
  76         };
  77
  78         SystemPreInit();
  79         msr_init();
  80
  81         cs5536_early_setup();
  82
  83         /* NOTE: must do this AFTER the early_setup!
  84          * it is counting on some early MSR setup
  85          * for cs5536
  86          */
  87         /* cs5536_disable_internal_uart  disable them. Set them up now... */
  88         cs5536_setup_onchipuart(2); /* dbe61 uses UART2 as COM1 */
  89         /* set address to 3F8 */
  90         msr = rdmsr(MDD_LEG_IO);
  91         msr.lo |= 0x7 << 20;
  92         wrmsr(MDD_LEG_IO, msr);
  93
  94         uart_init();
  95         console_init();
  96
  97         /* Halt if there was a built in self test failure */
  98         report_bist_failure(bist);
  99
 100         pll_reset(ManualConf);
 101
 102         cpuRegInit(0, DIMM0, DIMM1, DRAM_TERMINATED);
 103
 104         sdram_initialize(1, memctrl);
 105
 106         /* Dump memory configuration. */
 107 #if 0
 108         msr = rdmsr(MC_CF07_DATA);
 109         print_debug("MC_CF07_DATA: ");
 110         print_debug_hex32(MC_CF07_DATA);
 111         print_debug(" value is: ");
 112         print_debug_hex32(msr.hi);
 113         print_debug(":");
 114         print_debug_hex32(msr.lo);
 115         print_debug(" \n");
 116
 117         msr = rdmsr(MC_CF1017_DATA);
 118         print_debug("MC_CF1017_DATA: ");
 119         print_debug_hex32(MC_CF1017_DATA);
 120         print_debug(" value is: ");
 121         print_debug_hex32(msr.hi);
 122         print_debug(":");
 123         print_debug_hex32(msr.lo);
 124         print_debug(" \n");
 125
 126         msr = rdmsr(MC_CF8F_DATA);
 127         print_debug("MC_CF8F_DATA: ");
 128         print_debug_hex32(MC_CF8F_DATA);
 129         print_debug(" value is: ");
 130         print_debug_hex32(msr.hi);
 131         print_debug(":");
 132         print_debug_hex32(msr.lo);
 133         msr = rdmsr(MC_CF8F_DATA);
 134         print_debug(" \n");
 135 #endif
 136
 137         /* Check memory. */
 138         // ram_check(0x00000000, 640 * 1024);
 139         // ram_check(1024 * 1024, 2 * 1024 * 1024);
 140 }