src/mainboard/amd/torpedo/get_bus_conf.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2011 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <device/pci.h>
  22 #include <device/pci_ids.h>
  23 #include <string.h>
  24 #include <stdint.h>
  25 #include <stdlib.h>
  26 #include <cpu/amd/amdfam12.h>
  27 #include "SbEarly.h"
  28 #include "agesawrapper.h"
  29
  30
  31 /* Global variables for MB layouts and these will be shared by irqtable mptable
  32 * and acpi_tables busnum is default.
  33 */
  34 u8 bus_isa;
  35 u8 bus_sb900[3];
  36
  37 /*
  38 * Here you only need to set value in pci1234 for HT-IO that could be installed or not
  39 * You may need to preset pci1234 for HTIO board,
  40 * please refer to src/northbridge/amd/amdk8/get_sblk_pci1234.c for detail
  41 */
  42 u32 pci1234x[] = {
  43   0x0000ff0,
  44 };
  45
  46 /*
  47 * HT Chain device num, actually it is unit id base of every ht device in chain,
  48 * assume every chain only have 4 ht device at most
  49 */
  50 u32 hcdnx[] = {
  51   0x20202020,
  52 };
  53
  54 u32 bus_type[256];
  55
  56 u32 sbdn_sb900;
  57
  58 //KZ [092110]extern void get_pci1234(void);
  59
  60 static u32 get_bus_conf_done = 0;
  61
  62
  63
  64
  65 void get_bus_conf(void)
  66 {
  67   u32 status;
  68
  69   device_t dev;
  70   int i, j;
  71
  72   if (get_bus_conf_done == 1)
  73     return;   /* do it only once */
  74
  75   get_bus_conf_done = 1;
  76
  77   printk(BIOS_DEBUG, "Mainboard - Get_bus_conf.c - get_bus_conf - Start.\n");
  78 /*
  79  * This is the call to AmdInitLate.  It is really in the wrong place, conceptually,
  80  * but functionally within the coreboot model, this is the best place to make the
  81  * call.  The logically correct place to call AmdInitLate is after PCI scan is done,
  82  * after the decision about S3 resume is made, and before the system tables are
  83  * written into RAM.  The routine that is responsible for writing the tables is
  84  * "write_tables", called near the end of "hardwaremain".  There is no platform
  85  * specific entry point between the S3 resume decision point and the call to
  86  * "write_tables", and the next platform specific entry points are the calls to
  87  * the ACPI table write functions.  The first of ose would seem to be the right
  88  * place, but other table write functions, e.g. the PIRQ table write function, are
  89  * called before the ACPI tables are written.  This routine is called at the beginning
  90  * of each of the write functions called prior to the ACPI write functions, so this
  91  * becomes the best place for this call.
  92  */
  93   status = agesawrapper_amdinitlate();
  94   if(status) {
  95     printk(BIOS_DEBUG, "agesawrapper_amdinitlate failed: %x \n", status);
  96   }
  97   printk(BIOS_DEBUG, "Got past agesawrapper_amdinitlate\n");
  98
  99   sbdn_sb900 = 0;
 100
 101   for (i = 0; i < 3; i++) {
 102     bus_sb900[i] = 0;
 103   }
 104
 105   for (i = 0; i < 256; i++) {
 106     bus_type[i] = 0; /* default ISA bus. */
 107   }
 108
 109
 110   bus_type[0] = 1;  /* pci */
 111
 112 //  bus_sb900[0] = (sysconf.pci1234[0] >> 16) & 0xff;
 113   bus_sb900[0] = (pci1234x[0] >> 16) & 0xff;
 114
 115   /* sb900 */
 116   dev = dev_find_slot(bus_sb900[0], PCI_DEVFN(sbdn_sb900 + 0x14, 4));
 117
 118
 119
 120   if (dev) {
 121     bus_sb900[1] = pci_read_config8(dev, PCI_SECONDARY_BUS);
 122
 123     bus_isa = pci_read_config8(dev, PCI_SUBORDINATE_BUS);
 124     bus_isa++;
 125     for (j = bus_sb900[1]; j < bus_isa; j++)
 126       bus_type[j] = 1;
 127   }
 128
 129   for (i = 0; i < 4; i++) {
 130     dev = dev_find_slot(bus_sb900[0], PCI_DEVFN(sbdn_sb900 + 0x14, i));
 131     if (dev) {
 132       bus_sb900[2 + i] = pci_read_config8(dev, PCI_SECONDARY_BUS);
 133       bus_isa = pci_read_config8(dev, PCI_SUBORDINATE_BUS);
 134       bus_isa++;
 135     }
 136   }
 137   for (j = bus_sb900[2]; j < bus_isa; j++)
 138     bus_type[j] = 1;
 139
 140
 141   /* I/O APICs:   APIC ID Version State   Address */
 142   bus_isa = 10;
 143
 144   sb_Late_Post();
 145   printk(BIOS_DEBUG, "Mainboard - Get_bus_conf.c - get_bus_conf - End.\n");
 146 }