src/mainboard/amd/serengeti_cheetah_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #define SYSTEM_TYPE 0   /* SERVER */
  21 //#define SYSTEM_TYPE 1 /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 //used by incoherent_ht
  25 #define FAM10_SCAN_PCI_BUS 0
  26 #define FAM10_ALLOCATE_IO_RANGE 0
  27
  28 #include <stdint.h>
  29 #include <string.h>
  30 #include <device/pci_def.h>
  31 #include <device/pci_ids.h>
  32 #include <arch/io.h>
  33 #include <device/pnp_def.h>
  34 #include <arch/romcc_io.h>
  35 #include <cpu/x86/lapic.h>
  36 #include <console/console.h>
  37 #include <cpu/amd/model_10xxx_rev.h>
  38 #include "southbridge/amd/amd8111/amd8111_early_smbus.c"
  39 #include "northbridge/amd/amdfam10/raminit.h"
  40 #include "northbridge/amd/amdfam10/amdfam10.h"
  41 #include <lib.h>
  42
  43 #include "cpu/x86/lapic/boot_cpu.c"
  44 #include "northbridge/amd/amdfam10/reset_test.c"
  45
  46 #include <console/loglevel.h>
  47 #if 0
  48 void die(const char *msg);
  49 int do_printk(int msg_level, const char *fmt, ...) __attribute__((format(printf, 2, 3)));
  50 #define printk(BIOS_EMERG, fmt, arg...)   do_printk(BIOS_EMERG   ,fmt, ##arg)
  51 #endif
  52 #include "cpu/x86/bist.h"
  53
  54 #include "northbridge/amd/amdfam10/debug.c"
  55 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  56 #include "cpu/x86/mtrr/earlymtrr.c"
  57 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  58
  59 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  60 #include "southbridge/amd/amd8111/amd8111_early_ctrl.c"
  61
  62 static void memreset_setup(void)
  63 {
  64         //GPIO on amd8111 to enable MEMRST ????
  65         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); // REVC_MEMRST_EN=1
  66         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
  67 }
  68
  69 static void activate_spd_rom(const struct mem_controller *ctrl)
  70 {
  71 #define SMBUS_HUB 0x18
  72         int ret,i;
  73         u8 device = ctrl->spd_switch_addr;
  74
  75         printk(BIOS_DEBUG, "switch i2c to : %02x for node %02x \n", device, ctrl->node_id);
  76
  77         /* the very first write always get COL_STS=1 and ABRT_STS=1, so try another time*/
  78         i=2;
  79         do {
  80                 ret = smbus_write_byte(SMBUS_HUB, 0x01, (1<<(device & 0x7)));
  81         } while ((ret!=0) && (i-->0));
  82         smbus_write_byte(SMBUS_HUB, 0x03, 0);
  83 }
  84
  85 static int spd_read_byte(u32 device, u32 address)
  86 {
  87         int result;
  88         result = smbus_read_byte(device, address);
  89         return result;
  90 }
  91
  92 #include "northbridge/amd/amdfam10/amdfam10.h"
  93
  94 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  95 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  96
  97 #include "resourcemap.c"
  98 #include "cpu/amd/quadcore/quadcore.c"
  99
 100 #include "cpu/amd/car/post_cache_as_ram.c"
 101 #include "cpu/amd/microcode/microcode.c"
 102 #include "cpu/amd/model_10xxx/update_microcode.c"
 103 #include "cpu/amd/model_10xxx/init_cpus.c"
 104
 105 #include "southbridge/amd/amd8111/amd8111_enable_rom.c"
 106 #include "northbridge/amd/amdfam10/early_ht.c"
 107
 108 #include "spd_addr.h"
 109
 110 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 111 {
 112
 113         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 114         u32 bsp_apicid = 0;
 115         u32 val;
 116         msr_t msr;
 117
 118         if (!cpu_init_detectedx && boot_cpu()) {
 119                 /* Nothing special needs to be done to find bus 0 */
 120                 /* Allow the HT devices to be found */
 121                 /* mov bsp to bus 0xff when > 8 nodes */
 122                 set_bsp_node_CHtExtNodeCfgEn();
 123                 enumerate_ht_chain();
 124
 125                 /* Setup the rom access for 4M */
 126                 amd8111_enable_rom();
 127         }
 128
 129         post_code(0x30);
 130
 131         if (bist == 0) {
 132                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 133                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 134         }
 135
 136         post_code(0x32);
 137
 138         w83627hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 139         uart_init();
 140         console_init();
 141         printk(BIOS_DEBUG, "\n");
 142
 143 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 144
 145         /* Halt if there was a built in self test failure */
 146         report_bist_failure(bist);
 147
 148         // Load MPB
 149         val = cpuid_eax(1);
 150         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 151         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 152         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 153         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 154
 155         /* Setup sysinfo defaults */
 156         set_sysinfo_in_ram(0);
 157
 158         update_microcode(val);
 159         post_code(0x33);
 160
 161         cpuSetAMDMSR();
 162         post_code(0x34);
 163
 164         amd_ht_init(sysinfo);
 165         post_code(0x35);
 166
 167         /* Setup nodes PCI space and start core 0 AP init. */
 168         finalize_node_setup(sysinfo);
 169
 170         /* Setup any mainboard PCI settings etc. */
 171         setup_mb_resource_map();
 172         post_code(0x36);
 173
 174         /* wait for all the APs core0 started by finalize_node_setup. */
 175         /* FIXME: A bunch of cores are going to start output to serial at once.
 176            It would be nice to fixup prink spinlocks for ROM XIP mode.
 177            I think it could be done by putting the spinlock flag in the cache
 178            of the BSP located right after sysinfo.
 179          */
 180         wait_all_core0_started();
 181
 182  #if CONFIG_LOGICAL_CPUS==1
 183         /* Core0 on each node is configured. Now setup any additional cores. */
 184         printk(BIOS_DEBUG, "start_other_cores()\n");
 185         start_other_cores();
 186         post_code(0x37);
 187         wait_all_other_cores_started(bsp_apicid);
 188  #endif
 189
 190         post_code(0x38);
 191
 192  #if CONFIG_SET_FIDVID
 193         msr = rdmsr(0xc0010071);
 194         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 195
 196         /* FIXME: The sb fid change may survive the warm reset and only
 197            need to be done once.*/
 198         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 199
 200         post_code(0x39);
 201
 202         if (!warm_reset_detect(0)) {                    // BSP is node 0
 203                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 204         } else {
 205                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 206         }
 207
 208         post_code(0x3A);
 209
 210         /* show final fid and vid */
 211         msr=rdmsr(0xc0010071);
 212         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 213  #endif
 214
 215         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 216         if (!warm_reset_detect(0)) {
 217                 print_info("...WARM RESET...\n\n\n");
 218                 soft_reset_x(sysinfo->sbbusn, sysinfo->sbdn);
 219                 die("After soft_reset_x - shouldn't see this message!!!\n");
 220         }
 221
 222         post_code(0x3B);
 223
 224         /* FIXME:  Move this to chipset init.
 225         enable cf9 for hard reset */
 226         print_debug("enable_cf9_x()\n");
 227         enable_cf9_x(sysinfo->sbbusn, sysinfo->sbdn);
 228         post_code(0x3C);
 229
 230         /* It's the time to set ctrl in sysinfo now; */
 231         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 232         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 233         post_code(0x3D);
 234
 235         printk(BIOS_DEBUG, "enable_smbus()\n");
 236         enable_smbus();
 237         post_code(0x3E);
 238
 239         memreset_setup();
 240         post_code(0x40);
 241
 242 //      die("Die Before MCT init.");
 243
 244         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 245         raminit_amdmct(sysinfo);
 246         post_code(0x41);
 247
 248 /*
 249         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 250         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 251         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 252         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 253 */
 254
 255 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 256 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 257
 258 //      die("After MCT init before CAR disabled.");
 259
 260         post_code(0x42);
 261         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 262         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 263         post_code(0x43);        // Should never see this post code.
 264
 265 }
 266