src/mainboard/amd/serengeti_cheetah_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #define SYSTEM_TYPE 0   /* SERVER */
  21 //#define SYSTEM_TYPE 1 /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 #define SET_NB_CFG_54 1
  25
  26 //used by raminit
  27
  28 //used by incoherent_ht
  29 #define FAM10_SCAN_PCI_BUS 0
  30 #define FAM10_ALLOCATE_IO_RANGE 0
  31
  32 //used by init_cpus and fidvid
  33 #define SET_FIDVID 1
  34 #define SET_FIDVID_CORE_RANGE 0
  35
  36 #include <stdint.h>
  37 #include <string.h>
  38 #include <device/pci_def.h>
  39 #include <device/pci_ids.h>
  40 #include <arch/io.h>
  41 #include <device/pnp_def.h>
  42 #include <arch/romcc_io.h>
  43 #include <cpu/x86/lapic.h>
  44 #include <console/console.h>
  45 #include <cpu/amd/model_10xxx_rev.h>
  46 #include "southbridge/amd/amd8111/amd8111_early_smbus.c"
  47 #include "northbridge/amd/amdfam10/raminit.h"
  48 #include "northbridge/amd/amdfam10/amdfam10.h"
  49 #include <lib.h>
  50
  51 #include "cpu/x86/lapic/boot_cpu.c"
  52 #include "northbridge/amd/amdfam10/reset_test.c"
  53
  54 #include <console/loglevel.h>
  55 #if 0
  56 void die(const char *msg);
  57 int do_printk(int msg_level, const char *fmt, ...) __attribute__((format(printf, 2, 3)));
  58 #define printk(BIOS_EMERG, fmt, arg...)   do_printk(BIOS_EMERG   ,fmt, ##arg)
  59 #endif
  60 #include "cpu/x86/bist.h"
  61
  62 #include "northbridge/amd/amdfam10/debug.c"
  63 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  64 #include "cpu/x86/mtrr/earlymtrr.c"
  65 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  66
  67 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  68 #include "southbridge/amd/amd8111/amd8111_early_ctrl.c"
  69
  70 static void memreset_setup(void)
  71 {
  72         //GPIO on amd8111 to enable MEMRST ????
  73         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); // REVC_MEMRST_EN=1
  74         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
  75 }
  76
  77 static void activate_spd_rom(const struct mem_controller *ctrl)
  78 {
  79 #define SMBUS_HUB 0x18
  80         int ret,i;
  81         u8 device = ctrl->spd_switch_addr;
  82
  83         printk(BIOS_DEBUG, "switch i2c to : %02x for node %02x \n", device, ctrl->node_id);
  84
  85         /* the very first write always get COL_STS=1 and ABRT_STS=1, so try another time*/
  86         i=2;
  87         do {
  88                 ret = smbus_write_byte(SMBUS_HUB, 0x01, (1<<(device & 0x7)));
  89         } while ((ret!=0) && (i-->0));
  90         smbus_write_byte(SMBUS_HUB, 0x03, 0);
  91 }
  92
  93 static int spd_read_byte(u32 device, u32 address)
  94 {
  95         int result;
  96         result = smbus_read_byte(device, address);
  97         return result;
  98 }
  99
 100 #include "northbridge/amd/amdfam10/amdfam10.h"
 101
 102 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
 103 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
 104
 105 #include "resourcemap.c"
 106 #include "cpu/amd/quadcore/quadcore.c"
 107
 108 #include "cpu/amd/car/post_cache_as_ram.c"
 109 #include "cpu/amd/microcode/microcode.c"
 110 #include "cpu/amd/model_10xxx/update_microcode.c"
 111 #include "cpu/amd/model_10xxx/init_cpus.c"
 112
 113 #include "southbridge/amd/amd8111/amd8111_enable_rom.c"
 114 #include "northbridge/amd/amdfam10/early_ht.c"
 115
 116 #include "spd_addr.h"
 117
 118 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 119 {
 120
 121         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 122         u32 bsp_apicid = 0;
 123         u32 val;
 124         msr_t msr;
 125
 126         if (!cpu_init_detectedx && boot_cpu()) {
 127                 /* Nothing special needs to be done to find bus 0 */
 128                 /* Allow the HT devices to be found */
 129                 /* mov bsp to bus 0xff when > 8 nodes */
 130                 set_bsp_node_CHtExtNodeCfgEn();
 131                 enumerate_ht_chain();
 132
 133                 /* Setup the rom access for 4M */
 134                 amd8111_enable_rom();
 135         }
 136
 137         post_code(0x30);
 138
 139         if (bist == 0) {
 140                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 141                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 142         }
 143
 144         post_code(0x32);
 145
 146         w83627hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 147         uart_init();
 148         console_init();
 149         printk(BIOS_DEBUG, "\n");
 150
 151 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 152
 153         /* Halt if there was a built in self test failure */
 154         report_bist_failure(bist);
 155
 156         // Load MPB
 157         val = cpuid_eax(1);
 158         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 159         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 160         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 161         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 162
 163         /* Setup sysinfo defaults */
 164         set_sysinfo_in_ram(0);
 165
 166         update_microcode(val);
 167         post_code(0x33);
 168
 169         cpuSetAMDMSR();
 170         post_code(0x34);
 171
 172         amd_ht_init(sysinfo);
 173         post_code(0x35);
 174
 175         /* Setup nodes PCI space and start core 0 AP init. */
 176         finalize_node_setup(sysinfo);
 177
 178         /* Setup any mainboard PCI settings etc. */
 179         setup_mb_resource_map();
 180         post_code(0x36);
 181
 182         /* wait for all the APs core0 started by finalize_node_setup. */
 183         /* FIXME: A bunch of cores are going to start output to serial at once.
 184            It would be nice to fixup prink spinlocks for ROM XIP mode.
 185            I think it could be done by putting the spinlock flag in the cache
 186            of the BSP located right after sysinfo.
 187          */
 188         wait_all_core0_started();
 189
 190  #if CONFIG_LOGICAL_CPUS==1
 191         /* Core0 on each node is configured. Now setup any additional cores. */
 192         printk(BIOS_DEBUG, "start_other_cores()\n");
 193         start_other_cores();
 194         post_code(0x37);
 195         wait_all_other_cores_started(bsp_apicid);
 196  #endif
 197
 198         post_code(0x38);
 199
 200  #if SET_FIDVID == 1
 201         msr = rdmsr(0xc0010071);
 202         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 203
 204         /* FIXME: The sb fid change may survive the warm reset and only
 205            need to be done once.*/
 206         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 207
 208         post_code(0x39);
 209
 210         if (!warm_reset_detect(0)) {                    // BSP is node 0
 211                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 212         } else {
 213                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 214         }
 215
 216         post_code(0x3A);
 217
 218         /* show final fid and vid */
 219         msr=rdmsr(0xc0010071);
 220         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 221  #endif
 222
 223         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 224         if (!warm_reset_detect(0)) {
 225                 print_info("...WARM RESET...\n\n\n");
 226                 soft_reset_x(sysinfo->sbbusn, sysinfo->sbdn);
 227                 die("After soft_reset_x - shouldn't see this message!!!\n");
 228         }
 229
 230         post_code(0x3B);
 231
 232         /* FIXME:  Move this to chipset init.
 233         enable cf9 for hard reset */
 234         print_debug("enable_cf9_x()\n");
 235         enable_cf9_x(sysinfo->sbbusn, sysinfo->sbdn);
 236         post_code(0x3C);
 237
 238         /* It's the time to set ctrl in sysinfo now; */
 239         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 240         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 241         post_code(0x3D);
 242
 243         printk(BIOS_DEBUG, "enable_smbus()\n");
 244         enable_smbus();
 245         post_code(0x3E);
 246
 247         memreset_setup();
 248         post_code(0x40);
 249
 250 //      die("Die Before MCT init.");
 251
 252         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 253         raminit_amdmct(sysinfo);
 254         post_code(0x41);
 255
 256 /*
 257         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 258         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 259         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 260         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 261 */
 262
 263 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 264 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 265
 266 //      die("After MCT init before CAR disabled.");
 267
 268         post_code(0x42);
 269         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 270         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 271         post_code(0x43);        // Should never see this post code.
 272
 273 }
 274