src/mainboard/amd/serengeti_cheetah_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #define SYSTEM_TYPE 0   /* SERVER */
  21 //#define SYSTEM_TYPE 1 /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 #define SET_NB_CFG_54 1
  25
  26 //used by incoherent_ht
  27 #define FAM10_SCAN_PCI_BUS 0
  28 #define FAM10_ALLOCATE_IO_RANGE 0
  29
  30 //used by init_cpus and fidvid
  31 #define SET_FIDVID 1
  32 #define SET_FIDVID_CORE_RANGE 0
  33
  34 #include <stdint.h>
  35 #include <string.h>
  36 #include <device/pci_def.h>
  37 #include <device/pci_ids.h>
  38 #include <arch/io.h>
  39 #include <device/pnp_def.h>
  40 #include <arch/romcc_io.h>
  41 #include <cpu/x86/lapic.h>
  42 #include <console/console.h>
  43 #include <cpu/amd/model_10xxx_rev.h>
  44 #include "southbridge/amd/amd8111/amd8111_early_smbus.c"
  45 #include "northbridge/amd/amdfam10/raminit.h"
  46 #include "northbridge/amd/amdfam10/amdfam10.h"
  47 #include <lib.h>
  48
  49 #include "cpu/x86/lapic/boot_cpu.c"
  50 #include "northbridge/amd/amdfam10/reset_test.c"
  51
  52 #include <console/loglevel.h>
  53 #if 0
  54 void die(const char *msg);
  55 int do_printk(int msg_level, const char *fmt, ...) __attribute__((format(printf, 2, 3)));
  56 #define printk(BIOS_EMERG, fmt, arg...)   do_printk(BIOS_EMERG   ,fmt, ##arg)
  57 #endif
  58 #include "cpu/x86/bist.h"
  59
  60 #include "northbridge/amd/amdfam10/debug.c"
  61 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  62 #include "cpu/x86/mtrr/earlymtrr.c"
  63 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  64
  65 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  66 #include "southbridge/amd/amd8111/amd8111_early_ctrl.c"
  67
  68 static void memreset_setup(void)
  69 {
  70         //GPIO on amd8111 to enable MEMRST ????
  71         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); // REVC_MEMRST_EN=1
  72         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
  73 }
  74
  75 static void activate_spd_rom(const struct mem_controller *ctrl)
  76 {
  77 #define SMBUS_HUB 0x18
  78         int ret,i;
  79         u8 device = ctrl->spd_switch_addr;
  80
  81         printk(BIOS_DEBUG, "switch i2c to : %02x for node %02x \n", device, ctrl->node_id);
  82
  83         /* the very first write always get COL_STS=1 and ABRT_STS=1, so try another time*/
  84         i=2;
  85         do {
  86                 ret = smbus_write_byte(SMBUS_HUB, 0x01, (1<<(device & 0x7)));
  87         } while ((ret!=0) && (i-->0));
  88         smbus_write_byte(SMBUS_HUB, 0x03, 0);
  89 }
  90
  91 static int spd_read_byte(u32 device, u32 address)
  92 {
  93         int result;
  94         result = smbus_read_byte(device, address);
  95         return result;
  96 }
  97
  98 #include "northbridge/amd/amdfam10/amdfam10.h"
  99
 100 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
 101 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
 102
 103 #include "resourcemap.c"
 104 #include "cpu/amd/quadcore/quadcore.c"
 105
 106 #include "cpu/amd/car/post_cache_as_ram.c"
 107 #include "cpu/amd/microcode/microcode.c"
 108 #include "cpu/amd/model_10xxx/update_microcode.c"
 109 #include "cpu/amd/model_10xxx/init_cpus.c"
 110
 111 #include "southbridge/amd/amd8111/amd8111_enable_rom.c"
 112 #include "northbridge/amd/amdfam10/early_ht.c"
 113
 114 #include "spd_addr.h"
 115
 116 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 117 {
 118
 119         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 120         u32 bsp_apicid = 0;
 121         u32 val;
 122         msr_t msr;
 123
 124         if (!cpu_init_detectedx && boot_cpu()) {
 125                 /* Nothing special needs to be done to find bus 0 */
 126                 /* Allow the HT devices to be found */
 127                 /* mov bsp to bus 0xff when > 8 nodes */
 128                 set_bsp_node_CHtExtNodeCfgEn();
 129                 enumerate_ht_chain();
 130
 131                 /* Setup the rom access for 4M */
 132                 amd8111_enable_rom();
 133         }
 134
 135         post_code(0x30);
 136
 137         if (bist == 0) {
 138                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 139                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 140         }
 141
 142         post_code(0x32);
 143
 144         w83627hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 145         uart_init();
 146         console_init();
 147         printk(BIOS_DEBUG, "\n");
 148
 149 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 150
 151         /* Halt if there was a built in self test failure */
 152         report_bist_failure(bist);
 153
 154         // Load MPB
 155         val = cpuid_eax(1);
 156         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 157         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 158         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 159         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 160
 161         /* Setup sysinfo defaults */
 162         set_sysinfo_in_ram(0);
 163
 164         update_microcode(val);
 165         post_code(0x33);
 166
 167         cpuSetAMDMSR();
 168         post_code(0x34);
 169
 170         amd_ht_init(sysinfo);
 171         post_code(0x35);
 172
 173         /* Setup nodes PCI space and start core 0 AP init. */
 174         finalize_node_setup(sysinfo);
 175
 176         /* Setup any mainboard PCI settings etc. */
 177         setup_mb_resource_map();
 178         post_code(0x36);
 179
 180         /* wait for all the APs core0 started by finalize_node_setup. */
 181         /* FIXME: A bunch of cores are going to start output to serial at once.
 182            It would be nice to fixup prink spinlocks for ROM XIP mode.
 183            I think it could be done by putting the spinlock flag in the cache
 184            of the BSP located right after sysinfo.
 185          */
 186         wait_all_core0_started();
 187
 188  #if CONFIG_LOGICAL_CPUS==1
 189         /* Core0 on each node is configured. Now setup any additional cores. */
 190         printk(BIOS_DEBUG, "start_other_cores()\n");
 191         start_other_cores();
 192         post_code(0x37);
 193         wait_all_other_cores_started(bsp_apicid);
 194  #endif
 195
 196         post_code(0x38);
 197
 198  #if SET_FIDVID == 1
 199         msr = rdmsr(0xc0010071);
 200         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 201
 202         /* FIXME: The sb fid change may survive the warm reset and only
 203            need to be done once.*/
 204         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 205
 206         post_code(0x39);
 207
 208         if (!warm_reset_detect(0)) {                    // BSP is node 0
 209                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 210         } else {
 211                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 212         }
 213
 214         post_code(0x3A);
 215
 216         /* show final fid and vid */
 217         msr=rdmsr(0xc0010071);
 218         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 219  #endif
 220
 221         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 222         if (!warm_reset_detect(0)) {
 223                 print_info("...WARM RESET...\n\n\n");
 224                 soft_reset_x(sysinfo->sbbusn, sysinfo->sbdn);
 225                 die("After soft_reset_x - shouldn't see this message!!!\n");
 226         }
 227
 228         post_code(0x3B);
 229
 230         /* FIXME:  Move this to chipset init.
 231         enable cf9 for hard reset */
 232         print_debug("enable_cf9_x()\n");
 233         enable_cf9_x(sysinfo->sbbusn, sysinfo->sbdn);
 234         post_code(0x3C);
 235
 236         /* It's the time to set ctrl in sysinfo now; */
 237         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 238         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 239         post_code(0x3D);
 240
 241         printk(BIOS_DEBUG, "enable_smbus()\n");
 242         enable_smbus();
 243         post_code(0x3E);
 244
 245         memreset_setup();
 246         post_code(0x40);
 247
 248 //      die("Die Before MCT init.");
 249
 250         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 251         raminit_amdmct(sysinfo);
 252         post_code(0x41);
 253
 254 /*
 255         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 256         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 257         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 258         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 259 */
 260
 261 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 262 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 263
 264 //      die("After MCT init before CAR disabled.");
 265
 266         post_code(0x42);
 267         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 268         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 269         post_code(0x43);        // Should never see this post code.
 270
 271 }
 272