src/mainboard/amd/serengeti_cheetah_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20
  21 #define ASSEMBLY 1
  22 #define __PRE_RAM__
  23
  24 #define SYSTEM_TYPE 0   /* SERVER */
  25 //#define SYSTEM_TYPE 1 /* DESKTOP */
  26 //#define SYSTEM_TYPE 2 /* MOBILE */
  27
  28
  29 #define RAMINIT_SYSINFO 1
  30 #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  31
  32 #define SET_NB_CFG_54 1
  33
  34 //used by raminit
  35 #define QRANK_DIMM_SUPPORT 1
  36
  37 //used by incoherent_ht
  38 #define FAM10_SCAN_PCI_BUS 0
  39 #define FAM10_ALLOCATE_IO_RANGE 0
  40
  41 //used by init_cpus and fidvid
  42 #define FAM10_SET_FIDVID 1
  43 #define FAM10_SET_FIDVID_CORE_RANGE 0
  44
  45 #include <stdint.h>
  46 #include <string.h>
  47 #include <device/pci_def.h>
  48 #include <device/pci_ids.h>
  49 #include <arch/io.h>
  50 #include <device/pnp_def.h>
  51 #include <arch/romcc_io.h>
  52 #include <cpu/x86/lapic.h>
  53 #include "option_table.h"
  54 #include "pc80/mc146818rtc_early.c"
  55
  56 /* FIXME: Use console.c post_code function */
  57 static void post_code(u8 value) {
  58         outb(value, 0x80);
  59 }
  60
  61 #if (CONFIG_USE_FAILOVER_IMAGE == 0)
  62 #include "arch/i386/lib/console.c"
  63 #include "pc80/serial.c"
  64 #include "lib/ramtest.c"
  65 #include <cpu/amd/model_10xxx_rev.h>
  66 #include "southbridge/amd/amd8111/amd8111_early_smbus.c"
  67 #include "northbridge/amd/amdfam10/raminit.h"
  68 #include "northbridge/amd/amdfam10/amdfam10.h"
  69 #endif
  70
  71 #include "cpu/x86/lapic/boot_cpu.c"
  72 #include "northbridge/amd/amdfam10/reset_test.c"
  73
  74 #include <console/loglevel.h>
  75 #if 0
  76 void die(const char *msg);
  77 int do_printk(int msg_level, const char *fmt, ...) __attribute__((format(printf, 2, 3)));
  78 #define printk_emerg(fmt, arg...)   do_printk(BIOS_EMERG   ,fmt, ##arg)
  79 #endif
  80 #include "cpu/x86/bist.h"
  81
  82
  83 #if (CONFIG_USE_FAILOVER_IMAGE == 0)
  84
  85 #include "northbridge/amd/amdfam10/debug.c"
  86 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  87 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  88 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  89
  90 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  91 #include "southbridge/amd/amd8111/amd8111_early_ctrl.c"
  92
  93 static void memreset_setup(void)
  94 {
  95         //GPIO on amd8111 to enable MEMRST ????
  96         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); // REVC_MEMRST_EN=1
  97         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
  98 }
  99
 100
 101 static void memreset(int controllers, const struct mem_controller *ctrl)
 102 {
 103 }
 104
 105
 106 static void activate_spd_rom(const struct mem_controller *ctrl)
 107 {
 108 #define SMBUS_HUB 0x18
 109         int ret,i;
 110         u8 device = ctrl->spd_switch_addr;
 111
 112         printk_debug("switch i2c to : %02x for node %02x \n", device, ctrl->node_id);
 113
 114         /* the very first write always get COL_STS=1 and ABRT_STS=1, so try another time*/
 115         i=2;
 116         do {
 117                 ret = smbus_write_byte(SMBUS_HUB, 0x01, (1<<(device & 0x7)));
 118         } while ((ret!=0) && (i-->0));
 119         smbus_write_byte(SMBUS_HUB, 0x03, 0);
 120 }
 121
 122
 123 static int spd_read_byte(u32 device, u32 address)
 124 {
 125         int result;
 126         result = smbus_read_byte(device, address);
 127         return result;
 128 }
 129
 130 #include "northbridge/amd/amdfam10/amdfam10.h"
 131 #include "northbridge/amd/amdht/ht_wrapper.c"
 132
 133 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
 134 #include "northbridge/amd/amdfam10/raminit_amdmct.c"
 135 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
 136
 137 #include "resourcemap.c"
 138 #include "cpu/amd/quadcore/quadcore.c"
 139 #include "cpu/amd/car/copy_and_run.c"
 140 #include "cpu/amd/car/post_cache_as_ram.c"
 141 #include "cpu/amd/model_10xxx/init_cpus.c"
 142 #include "cpu/amd/model_10xxx/fidvid.c"
 143
 144 #endif /* (CONFIG_USE_FAILOVER_IMAGE == 0) */
 145
 146
 147 #include "southbridge/amd/amd8111/amd8111_enable_rom.c"
 148 #include "northbridge/amd/amdfam10/early_ht.c"
 149
 150 #if (CONFIG_USE_FAILOVER_IMAGE==0)
 151 #include "spd_addr.h"
 152 #include "cpu/amd/microcode/microcode.c"
 153 #include "cpu/amd/model_10xxx/update_microcode.c"
 154
 155 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 156 {
 157
 158         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 159         u32 bsp_apicid = 0;
 160         u32 val;
 161         msr_t msr;
 162
 163         if (!cpu_init_detectedx && boot_cpu()) {
 164                 /* Nothing special needs to be done to find bus 0 */
 165                 /* Allow the HT devices to be found */
 166                 /* mov bsp to bus 0xff when > 8 nodes */
 167                 set_bsp_node_CHtExtNodeCfgEn();
 168                 enumerate_ht_chain();
 169
 170                 /* Setup the rom access for 4M */
 171                 amd8111_enable_rom();
 172         }
 173
 174         post_code(0x30);
 175
 176         if (bist == 0) {
 177                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 178                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 179         }
 180
 181         post_code(0x32);
 182
 183         w83627hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 184         uart_init();
 185         console_init();
 186         printk_debug("\n");
 187
 188 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 189
 190         /* Halt if there was a built in self test failure */
 191         report_bist_failure(bist);
 192
 193         // Load MPB
 194         val = cpuid_eax(1);
 195         printk_debug("BSP Family_Model: %08x \n", val);
 196         printk_debug("*sysinfo range: ["); print_debug_hex32((u32)sysinfo); print_debug(","); print_debug_hex32((u32)sysinfo+sizeof(struct sys_info)); print_debug("]\n");
 197         printk_debug("bsp_apicid = %02x \n", bsp_apicid);
 198         printk_debug("cpu_init_detectedx = %08x \n", cpu_init_detectedx);
 199
 200         /* Setup sysinfo defaults */
 201         set_sysinfo_in_ram(0);
 202
 203         update_microcode(val);
 204         post_code(0x33);
 205
 206         cpuSetAMDMSR();
 207         post_code(0x34);
 208
 209         amd_ht_init(sysinfo);
 210         post_code(0x35);
 211
 212         /* Setup nodes PCI space and start core 0 AP init. */
 213         finalize_node_setup(sysinfo);
 214
 215         /* Setup any mainboard PCI settings etc. */
 216         setup_mb_resource_map();
 217         post_code(0x36);
 218
 219         /* wait for all the APs core0 started by finalize_node_setup. */
 220         /* FIXME: A bunch of cores are going to start output to serial at once.
 221            It would be nice to fixup prink spinlocks for ROM XIP mode.
 222            I think it could be done by putting the spinlock flag in the cache
 223            of the BSP located right after sysinfo.
 224          */
 225         wait_all_core0_started();
 226
 227  #if CONFIG_LOGICAL_CPUS==1
 228         /* Core0 on each node is configured. Now setup any additional cores. */
 229         printk_debug("start_other_cores()\n");
 230         start_other_cores();
 231         post_code(0x37);
 232         wait_all_other_cores_started(bsp_apicid);
 233  #endif
 234
 235         post_code(0x38);
 236
 237  #if FAM10_SET_FIDVID == 1
 238         msr = rdmsr(0xc0010071);
 239         printk_debug("\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 240
 241         /* FIXME: The sb fid change may survive the warm reset and only
 242            need to be done once.*/
 243         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 244
 245         post_code(0x39);
 246
 247         if (!warm_reset_detect(0)) {                    // BSP is node 0
 248                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 249         } else {
 250                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 251         }
 252
 253         post_code(0x3A);
 254
 255         /* show final fid and vid */
 256         msr=rdmsr(0xc0010071);
 257         printk_debug("End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 258  #endif
 259
 260
 261         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 262         if (!warm_reset_detect(0)) {
 263                 print_info("...WARM RESET...\n\n\n");
 264                 soft_reset_x(sysinfo->sbbusn, sysinfo->sbdn);
 265                 die("After soft_reset_x - shouldn't see this message!!!\n");
 266         }
 267
 268         post_code(0x3B);
 269
 270
 271         /* FIXME:  Move this to chipset init.
 272         enable cf9 for hard reset */
 273         print_debug("enable_cf9_x()\n");
 274         enable_cf9_x(sysinfo->sbbusn, sysinfo->sbdn);
 275         post_code(0x3C);
 276
 277         /* It's the time to set ctrl in sysinfo now; */
 278         printk_debug("fill_mem_ctrl()\n");
 279         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 280         post_code(0x3D);
 281
 282
 283         printk_debug("enable_smbus()\n");
 284         enable_smbus();
 285         post_code(0x3E);
 286
 287
 288         memreset_setup();
 289         post_code(0x40);
 290
 291 //      die("Die Before MCT init.");
 292
 293         printk_debug("raminit_amdmct()\n");
 294         raminit_amdmct(sysinfo);
 295         post_code(0x41);
 296
 297
 298 /*
 299         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 300         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 301         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 302         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 303 */
 304
 305 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 306 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 307
 308
 309 //      die("After MCT init before CAR disabled.");
 310
 311         post_code(0x42);
 312         printk_debug("\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 313         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 314         post_code(0x43);        // Should never see this post code.
 315
 316
 317 }
 318
 319
 320 #endif /* CONFIG_USE_FAILOVER_IMAGE==0 */