src/mainboard/amd/serengeti_cheetah_fam10/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20
  21 #define ASSEMBLY 1
  22 #define __ROMCC__
  23
  24 #define SYSTEM_TYPE 0   /* SERVER */
  25 //#define SYSTEM_TYPE 1 /* DESKTOP */
  26 //#define SYSTEM_TYPE 2 /* MOBILE */
  27
  28
  29 #define RAMINIT_SYSINFO 1
  30 #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  31
  32 #define DEBUG_SMBUS 1
  33
  34 #define SET_NB_CFG_54 1
  35
  36 //used by raminit
  37 #define QRANK_DIMM_SUPPORT 1
  38
  39 //used by incoherent_ht
  40 #define FAM10_SCAN_PCI_BUS 0
  41 #define FAM10_ALLOCATE_IO_RANGE 0
  42
  43 //used by init_cpus and fidvid
  44 #define FAM10_SET_FIDVID 1
  45 #define FAM10_SET_FIDVID_CORE_RANGE 0
  46
  47 #include <stdint.h>
  48 #include <device/pci_def.h>
  49 #include <device/pci_ids.h>
  50 #include <arch/io.h>
  51 #include <device/pnp_def.h>
  52 #include <arch/romcc_io.h>
  53 #include <cpu/x86/lapic.h>
  54 #include "option_table.h"
  55 #include "pc80/mc146818rtc_early.c"
  56
  57 /* FIXME: Use console.c post_code function */
  58 static void post_code(u8 value) {
  59         outb(value, 0x80);
  60 }
  61
  62 #if (USE_FAILOVER_IMAGE == 0)
  63 #include "arch/i386/lib/console.c"
  64 #include "pc80/serial.c"
  65 #include "ram/ramtest.c"
  66 #include <cpu/amd/model_10xxx_rev.h>
  67 #include "southbridge/amd/amd8111/amd8111_early_smbus.c"
  68 #include "northbridge/amd/amdfam10/raminit.h"
  69 #include "northbridge/amd/amdfam10/amdfam10.h"
  70 #endif
  71
  72 #include "cpu/x86/lapic/boot_cpu.c"
  73 #include "northbridge/amd/amdfam10/reset_test.c"
  74
  75 #include <console/loglevel.h>
  76 void die(const char *msg);
  77 int do_printk(int msg_level, const char *fmt, ...) __attribute__((format(printf, 2, 3)));
  78 #define printk_emerg(fmt, arg...)   do_printk(BIOS_EMERG   ,fmt, ##arg)
  79 #include "cpu/x86/bist.h"
  80
  81
  82 #if (USE_FAILOVER_IMAGE == 0)
  83
  84  #if CONFIG_USE_INIT == 0
  85  #include "lib/memcpy.c"
  86  #endif
  87
  88 #include "northbridge/amd/amdfam10/debug.c"
  89 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  90 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  91 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  92
  93 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  94 #include "southbridge/amd/amd8111/amd8111_early_ctrl.c"
  95
  96 static void memreset_setup(void)
  97 {
  98         //GPIO on amd8111 to enable MEMRST ????
  99         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); // REVC_MEMRST_EN=1
 100         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
 101 }
 102
 103
 104 static void memreset(int controllers, const struct mem_controller *ctrl)
 105 {
 106 }
 107
 108
 109 static void activate_spd_rom(const struct mem_controller *ctrl)
 110 {
 111 #define SMBUS_HUB 0x18
 112         int ret,i;
 113         u8 device = ctrl->spd_switch_addr;
 114
 115         printk_debug("switch i2c to : %02x for node %02x \n", device, ctrl->node_id);
 116
 117         /* the very first write always get COL_STS=1 and ABRT_STS=1, so try another time*/
 118         i=2;
 119         do {
 120                 ret = smbus_write_byte(SMBUS_HUB, 0x01, (1<<(device & 0x7)));
 121         } while ((ret!=0) && (i-->0));
 122         smbus_write_byte(SMBUS_HUB, 0x03, 0);
 123 }
 124
 125
 126 static int spd_read_byte(u32 device, u32 address)
 127 {
 128         int result;
 129         result = smbus_read_byte(device, address);
 130         return result;
 131 }
 132
 133 #include "northbridge/amd/amdfam10/amdfam10.h"
 134 #include "northbridge/amd/amdht/ht_wrapper.c"
 135
 136 #include "include/cpu/x86/mem.h"
 137 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
 138 #include "northbridge/amd/amdfam10/raminit_amdmct.c"
 139 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
 140
 141 #include "resourcemap.c"
 142 #include "cpu/amd/quadcore/quadcore.c"
 143 #include "cpu/amd/car/copy_and_run.c"
 144 #include "cpu/amd/car/post_cache_as_ram.c"
 145 #include "cpu/amd/model_10xxx/init_cpus.c"
 146 #include "cpu/amd/model_10xxx/fidvid.c"
 147
 148 #endif /* (USE_FAILOVER_IMAGE == 0) */
 149
 150
 151 #if ((HAVE_FAILOVER_BOOT==1) && (USE_FAILOVER_IMAGE == 1)) || ((HAVE_FAILOVER_BOOT==0) && (USE_FALLBACK_IMAGE == 1))
 152 #include "southbridge/amd/amd8111/amd8111_enable_rom.c"
 153 #include "northbridge/amd/amdfam10/early_ht.c"
 154
 155 void failover_process(unsigned long bist, unsigned long cpu_init_detectedx)
 156 {
 157         int last_boot_normal_flag = last_boot_normal();
 158
 159         /* Is this a cpu only reset? or Is this a secondary cpu? */
 160         if ((cpu_init_detectedx) || (!boot_cpu())) {
 161                 if (last_boot_normal_flag) {
 162                         goto normal_image;
 163                 } else {
 164                         goto fallback_image;
 165                 }
 166         }
 167
 168         /* Nothing special needs to be done to find bus 0 */
 169         /* Allow the HT devices to be found */
 170         /* mov bsp to bus 0xff when > 8 nodes */
 171         set_bsp_node_CHtExtNodeCfgEn();
 172         enumerate_ht_chain();
 173
 174         /* Setup the rom access for 4M */
 175         amd8111_enable_rom();
 176
 177         /* Is this a deliberate reset by the bios */
 178         if (bios_reset_detected() && last_boot_normal_flag) {
 179                 goto normal_image;
 180         }
 181         /* This is the primary cpu how should I boot? */
 182         else if (do_normal_boot()) {
 183                 goto normal_image;
 184         }
 185         else {
 186                 goto fallback_image;
 187         }
 188
 189 normal_image:
 190         __asm__ volatile ("jmp __normal_image"
 191                  : /* outputs */
 192                  : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 193                 );
 194
 195 fallback_image:
 196  #if HAVE_FAILOVER_BOOT==1
 197         __asm__ volatile ("jmp __fallback_image"
 198                  : /* outputs */
 199                  : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 200                 )
 201  #endif
 202         ;
 203 }
 204 #endif /* ((HAVE_FAILOVER_BOOT==1) && (USE_FAILOVER_IMAGE == 1)) || ((HAVE_FAILOVER_BOOT==0) && (USE_FALLBACK_IMAGE == 1)) */
 205
 206
 207 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 208
 209 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 210 {
 211 //FIXME: I think that there is a hole here with the real_main() logic realmain is inside a USE_FAILOVER_IMAGE=0.
 212 #if HAVE_FAILOVER_BOOT==1
 213  #if USE_FAILOVER_IMAGE==1
 214         failover_process(bist, cpu_init_detectedx);
 215  #else
 216         real_main(bist, cpu_init_detectedx);
 217  #endif
 218 #else
 219  #if USE_FALLBACK_IMAGE == 1
 220         failover_process(bist, cpu_init_detectedx);
 221  #endif
 222         real_main(bist, cpu_init_detectedx);
 223 #endif
 224 }
 225
 226
 227 #if (USE_FAILOVER_IMAGE==0)
 228 #include "spd_addr.h"
 229 #include "cpu/amd/microcode/microcode.c"
 230 #include "cpu/amd/model_10xxx/update_microcode.c"
 231
 232 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 233 {
 234
 235         struct sys_info *sysinfo = (struct sys_info *)(DCACHE_RAM_BASE + DCACHE_RAM_SIZE - DCACHE_RAM_GLOBAL_VAR_SIZE);
 236         u32 bsp_apicid = 0;
 237         u32 val;
 238         msr_t msr;
 239
 240         post_code(0x30);
 241
 242         if (bist == 0) {
 243                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 244                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 245         }
 246
 247         post_code(0x32);
 248
 249         w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
 250         uart_init();
 251         console_init();
 252         printk_debug("\n");
 253
 254 //      dump_mem(DCACHE_RAM_BASE+DCACHE_RAM_SIZE-0x200, DCACHE_RAM_BASE+DCACHE_RAM_SIZE);
 255
 256         /* Halt if there was a built in self test failure */
 257         report_bist_failure(bist);
 258
 259         // Load MPB
 260         val = cpuid_eax(1);
 261         printk_debug("BSP Family_Model: %08x \n", val);
 262         printk_debug("*sysinfo range: ["); print_debug_hex32((u32)sysinfo); print_debug(","); print_debug_hex32((u32)sysinfo+sizeof(struct sys_info)); print_debug("]\n");
 263         printk_debug("bsp_apicid = %02x \n", bsp_apicid);
 264         printk_debug("cpu_init_detectedx = %08x \n", cpu_init_detectedx);
 265
 266         /* Setup sysinfo defaults */
 267         set_sysinfo_in_ram(0);
 268
 269         update_microcode(val);
 270         post_code(0x33);
 271
 272         cpuSetAMDMSR();
 273         post_code(0x34);
 274
 275         amd_ht_init(sysinfo);
 276         post_code(0x35);
 277
 278         /* Setup nodes PCI space and start core 0 AP init. */
 279         finalize_node_setup(sysinfo);
 280
 281         /* Setup any mainboard PCI settings etc. */
 282         setup_mb_resource_map();
 283         post_code(0x36);
 284
 285         /* wait for all the APs core0 started by finalize_node_setup. */
 286         /* FIXME: A bunch of cores are going to start output to serial at once.
 287            It would be nice to fixup prink spinlocks for ROM XIP mode.
 288            I think it could be done by putting the spinlock flag in the cache
 289            of the BSP located right after sysinfo.
 290          */
 291         wait_all_core0_started();
 292
 293  #if CONFIG_LOGICAL_CPUS==1
 294         /* Core0 on each node is configured. Now setup any additional cores. */
 295         printk_debug("start_other_cores()\n");
 296         start_other_cores();
 297         post_code(0x37);
 298         wait_all_other_cores_started(bsp_apicid);
 299  #endif
 300
 301         post_code(0x38);
 302
 303  #if FAM10_SET_FIDVID == 1
 304         msr = rdmsr(0xc0010071);
 305         printk_debug("\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 306
 307         /* FIXME: The sb fid change may survive the warm reset and only
 308            need to be done once.*/
 309         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 310
 311         post_code(0x39);
 312
 313         if (!warm_reset_detect(0)) {                    // BSP is node 0
 314                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 315         } else {
 316                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 317         }
 318
 319         post_code(0x3A);
 320
 321         /* show final fid and vid */
 322         msr=rdmsr(0xc0010071);
 323         printk_debug("End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 324  #endif
 325
 326
 327         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 328         if (!warm_reset_detect(0)) {
 329                 print_info("...WARM RESET...\n\n\n");
 330                 soft_reset_x(sysinfo->sbbusn, sysinfo->sbdn);
 331                 die("After soft_reset_x - shouldn't see this message!!!\n");
 332         }
 333
 334         post_code(0x3B);
 335
 336
 337         /* FIXME:  Move this to chipset init.
 338         enable cf9 for hard reset */
 339         print_debug("enable_cf9_x()\n");
 340         enable_cf9_x(sysinfo->sbbusn, sysinfo->sbdn);
 341         post_code(0x3C);
 342
 343         /* It's the time to set ctrl in sysinfo now; */
 344         printk_debug("fill_mem_ctrl()\n");
 345         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 346         post_code(0x3D);
 347
 348
 349         printk_debug("enable_smbus()\n");
 350         enable_smbus();
 351         post_code(0x3E);
 352
 353
 354         memreset_setup();
 355         post_code(0x40);
 356
 357 //      die("Die Before MCT init.");
 358
 359         printk_debug("raminit_amdmct()\n");
 360         raminit_amdmct(sysinfo);
 361         post_code(0x41);
 362
 363
 364 /*
 365         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 366         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 367         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 368         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 369 */
 370
 371 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 372 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 373
 374
 375 //      die("After MCT init before CAR disabled.");
 376
 377         post_code(0x42);
 378         printk_debug("\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 379         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 380         post_code(0x43);        // Should never see this post code.
 381
 382
 383 }
 384
 385
 386 #endif /* USE_FAILOVER_IMAGE==0 */