src/mainboard/amd/serengeti_cheetah_fam10/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20
  21 #define ASSEMBLY 1
  22 #define __ROMCC__
  23
  24 #define SYSTEM_TYPE 0   /* SERVER */
  25 //#define SYSTEM_TYPE 1 /* DESKTOP */
  26 //#define SYSTEM_TYPE 2 /* MOBILE */
  27
  28
  29 #define RAMINIT_SYSINFO 1
  30 #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  31
  32 #define DEBUG_SMBUS 1
  33
  34 #define SET_NB_CFG_54 1
  35
  36 //used by raminit
  37 #define QRANK_DIMM_SUPPORT 1
  38
  39 //used by incoherent_ht
  40 #define FAM10_SCAN_PCI_BUS 0
  41 #define FAM10_ALLOCATE_IO_RANGE 0
  42
  43 //used by init_cpus and fidvid
  44 #define FAM10_SET_FIDVID 1
  45 #define FAM10_SET_FIDVID_CORE_RANGE 0
  46
  47 #include <stdint.h>
  48 #include <device/pci_def.h>
  49 #include <device/pci_ids.h>
  50 #include <arch/io.h>
  51 #include <device/pnp_def.h>
  52 #include <arch/romcc_io.h>
  53 #include <cpu/x86/lapic.h>
  54 #include "option_table.h"
  55 #include "pc80/mc146818rtc_early.c"
  56
  57 /* FIXME: Use console.c post_code function */
  58 static void post_code(u8 value) {
  59         outb(value, 0x80);
  60 }
  61
  62 #if (USE_FAILOVER_IMAGE == 0)
  63 #include "arch/i386/lib/console.c"
  64 #include "pc80/serial.c"
  65 #include "ram/ramtest.c"
  66 #include <cpu/amd/model_10xxx_rev.h>
  67 #include "southbridge/amd/amd8111/amd8111_early_smbus.c"
  68 #include "northbridge/amd/amdfam10/raminit.h"
  69 #include "northbridge/amd/amdfam10/amdfam10.h"
  70 #endif
  71
  72
  73 #include "cpu/x86/lapic/boot_cpu.c"
  74 #include "northbridge/amd/amdfam10/reset_test.c"
  75 #include "cpu/x86/bist.h"
  76
  77
  78 #if (USE_FAILOVER_IMAGE == 0)
  79
  80  #if CONFIG_USE_INIT == 0
  81  #include "lib/memcpy.c"
  82  #endif
  83
  84 #include "northbridge/amd/amdfam10/debug.c"
  85 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  86 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  87 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  88
  89 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  90 #include "southbridge/amd/amd8111/amd8111_early_ctrl.c"
  91
  92 static void memreset_setup(void)
  93 {
  94         //GPIO on amd8111 to enable MEMRST ????
  95         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); // REVC_MEMRST_EN=1
  96         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
  97 }
  98
  99
 100 static void memreset(int controllers, const struct mem_controller *ctrl)
 101 {
 102 }
 103
 104
 105 static inline void activate_spd_rom(const struct mem_controller *ctrl)
 106 {
 107 #define SMBUS_HUB 0x18
 108         int ret,i;
 109         u8 device = ctrl->spd_switch_addr;
 110
 111         printk_debug("switch i2c to : %02x for node %02x \n", device, ctrl->node_id);
 112
 113         /* the very first write always get COL_STS=1 and ABRT_STS=1, so try another time*/
 114         i=2;
 115         do {
 116                 ret = smbus_write_byte(SMBUS_HUB, 0x01, (1<<(device & 0x7)));
 117         } while ((ret!=0) && (i-->0));
 118         smbus_write_byte(SMBUS_HUB, 0x03, 0);
 119 }
 120
 121
 122 static inline int spd_read_byte(u32 device, u32 address)
 123 {
 124         int result;
 125         result = smbus_read_byte(device, address);
 126         return result;
 127 }
 128
 129 #include "northbridge/amd/amdfam10/amdfam10.h"
 130 #include "northbridge/amd/amdht/ht_wrapper.c"
 131
 132 #include "include/cpu/x86/mem.h"
 133 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
 134 #include "northbridge/amd/amdfam10/raminit_amdmct.c"
 135 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
 136
 137 #include "resourcemap.c"
 138 #include "cpu/amd/quadcore/quadcore.c"
 139 #include "cpu/amd/car/copy_and_run.c"
 140 #include "cpu/amd/car/post_cache_as_ram.c"
 141 #include "cpu/amd/model_10xxx/init_cpus.c"
 142 #include "cpu/amd/model_10xxx/fidvid.c"
 143
 144 #endif /* (USE_FAILOVER_IMAGE == 0) */
 145
 146
 147 #if ((HAVE_FAILOVER_BOOT==1) && (USE_FAILOVER_IMAGE == 1)) || ((HAVE_FAILOVER_BOOT==0) && (USE_FALLBACK_IMAGE == 1))
 148 #include "southbridge/amd/amd8111/amd8111_enable_rom.c"
 149 #include "northbridge/amd/amdfam10/early_ht.c"
 150
 151 void failover_process(unsigned long bist, unsigned long cpu_init_detectedx)
 152 {
 153         int last_boot_normal_flag = last_boot_normal();
 154
 155         /* Is this a cpu only reset? or Is this a secondary cpu? */
 156         if ((cpu_init_detectedx) || (!boot_cpu())) {
 157                 if (last_boot_normal_flag) {
 158                         goto normal_image;
 159                 } else {
 160                         goto fallback_image;
 161                 }
 162         }
 163
 164         /* Nothing special needs to be done to find bus 0 */
 165         /* Allow the HT devices to be found */
 166         /* mov bsp to bus 0xff when > 8 nodes */
 167         set_bsp_node_CHtExtNodeCfgEn();
 168         enumerate_ht_chain();
 169
 170         /* Setup the rom access for 4M */
 171         amd8111_enable_rom();
 172
 173         /* Is this a deliberate reset by the bios */
 174         if (bios_reset_detected() && last_boot_normal_flag) {
 175                 goto normal_image;
 176         }
 177         /* This is the primary cpu how should I boot? */
 178         else if (do_normal_boot()) {
 179                 goto normal_image;
 180         }
 181         else {
 182                 goto fallback_image;
 183         }
 184
 185 normal_image:
 186         __asm__ volatile ("jmp __normal_image"
 187                  : /* outputs */
 188                  : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 189                 );
 190
 191 fallback_image:
 192  #if HAVE_FAILOVER_BOOT==1
 193         __asm__ volatile ("jmp __fallback_image"
 194                  : /* outputs */
 195                  : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 196                 )
 197  #endif
 198         ;
 199 }
 200 #endif /* ((HAVE_FAILOVER_BOOT==1) && (USE_FAILOVER_IMAGE == 1)) || ((HAVE_FAILOVER_BOOT==0) && (USE_FALLBACK_IMAGE == 1)) */
 201
 202
 203 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 204
 205 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 206 {
 207 //FIXME: I think that there is a hole here with the real_main() logic realmain is inside a USE_FAILOVER_IMAGE=0.
 208 #if HAVE_FAILOVER_BOOT==1
 209  #if USE_FAILOVER_IMAGE==1
 210         failover_process(bist, cpu_init_detectedx);
 211  #else
 212         real_main(bist, cpu_init_detectedx);
 213  #endif
 214 #else
 215  #if USE_FALLBACK_IMAGE == 1
 216         failover_process(bist, cpu_init_detectedx);
 217  #endif
 218         real_main(bist, cpu_init_detectedx);
 219 #endif
 220 }
 221
 222
 223 #if (USE_FAILOVER_IMAGE==0)
 224 #include "spd_addr.h"
 225 #include "cpu/amd/microcode/microcode.c"
 226 #include "cpu/amd/model_10xxx/update_microcode.c"
 227
 228 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 229 {
 230
 231         struct sys_info *sysinfo = (struct sys_info *)(DCACHE_RAM_BASE + DCACHE_RAM_SIZE - DCACHE_RAM_GLOBAL_VAR_SIZE);
 232         u32 bsp_apicid = 0;
 233         u32 val;
 234         msr_t msr;
 235
 236         post_code(0x30);
 237
 238         if (bist == 0) {
 239                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 240                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 241         }
 242
 243         post_code(0x32);
 244
 245         w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
 246         uart_init();
 247         console_init();
 248         printk_debug("\n");
 249
 250 //      dump_mem(DCACHE_RAM_BASE+DCACHE_RAM_SIZE-0x200, DCACHE_RAM_BASE+DCACHE_RAM_SIZE);
 251
 252         /* Halt if there was a built in self test failure */
 253         report_bist_failure(bist);
 254
 255         // Load MPB
 256         val = cpuid_eax(1);
 257         printk_debug("BSP Family_Model: %08x \n", val);
 258         printk_debug("*sysinfo range: ["); print_debug_hex32((u32)sysinfo); print_debug(","); print_debug_hex32((u32)sysinfo+sizeof(struct sys_info)); print_debug("]\n");
 259         printk_debug("bsp_apicid = %02x \n", bsp_apicid);
 260         printk_debug("cpu_init_detectedx = %08x \n", cpu_init_detectedx);
 261
 262         /* Setup sysinfo defaults */
 263         set_sysinfo_in_ram(0);
 264
 265         update_microcode(val);
 266         post_code(0x33);
 267
 268         cpuSetAMDMSR();
 269         post_code(0x34);
 270
 271         amd_ht_init(sysinfo);
 272         post_code(0x35);
 273
 274         /* Setup nodes PCI space and start core 0 AP init. */
 275         finalize_node_setup(sysinfo);
 276
 277         /* Setup any mainboard PCI settings etc. */
 278         setup_mb_resource_map();
 279         post_code(0x36);
 280
 281         /* wait for all the APs core0 started by finalize_node_setup. */
 282         /* FIXME: A bunch of cores are going to start output to serial at once.
 283            It would be nice to fixup prink spinlocks for ROM XIP mode.
 284            I think it could be done by putting the spinlock flag in the cache
 285            of the BSP located right after sysinfo.
 286          */
 287         wait_all_core0_started();
 288
 289  #if CONFIG_LOGICAL_CPUS==1
 290         /* Core0 on each node is configured. Now setup any additional cores. */
 291         printk_debug("start_other_cores()\n");
 292         start_other_cores();
 293         post_code(0x37);
 294         wait_all_other_cores_started(bsp_apicid);
 295  #endif
 296
 297         post_code(0x38);
 298
 299  #if FAM10_SET_FIDVID == 1
 300         msr = rdmsr(0xc0010071);
 301         printk_debug("\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 302
 303         /* FIXME: The sb fid change may survive the warm reset and only
 304            need to be done once.*/
 305         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 306
 307         post_code(0x39);
 308
 309         if (!warm_reset_detect(0)) {                    // BSP is node 0
 310                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 311         } else {
 312                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 313         }
 314
 315         post_code(0x3A);
 316
 317         /* show final fid and vid */
 318         msr=rdmsr(0xc0010071);
 319         printk_debug("End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 320  #endif
 321
 322
 323         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 324         if (!warm_reset_detect(0)) {
 325                 print_info("...WARM RESET...\n\n\n");
 326                 soft_reset_x(sysinfo->sbbusn, sysinfo->sbdn);
 327                 die("After soft_reset_x - shouldn't see this message!!!\n");
 328         }
 329
 330         post_code(0x3B);
 331
 332
 333         /* FIXME:  Move this to chipset init.
 334         enable cf9 for hard reset */
 335         print_debug("enable_cf9_x()\n");
 336         enable_cf9_x(sysinfo->sbbusn, sysinfo->sbdn);
 337         post_code(0x3C);
 338
 339         /* It's the time to set ctrl in sysinfo now; */
 340         printk_debug("fill_mem_ctrl()\n");
 341         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 342         post_code(0x3D);
 343
 344
 345         printk_debug("enable_smbus()\n");
 346         enable_smbus();
 347         post_code(0x3E);
 348
 349
 350         memreset_setup();
 351         post_code(0x40);
 352
 353 //      die("Die Before MCT init.");
 354
 355         printk_debug("raminit_amdmct()\n");
 356         raminit_amdmct(sysinfo);
 357         post_code(0x41);
 358
 359
 360 /*
 361         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 362         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 363         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 364         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 365 */
 366
 367 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 368 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 369
 370
 371 //      die("After MCT init before CAR disabled.");
 372
 373         post_code(0x42);
 374         printk_debug("\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 375         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 376         post_code(0x43);        // Should never see this post code.
 377
 378
 379 }
 380
 381
 382 #endif /* USE_FAILOVER_IMAGE==0 */