src/mainboard/amd/serengeti_cheetah_fam10/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20
  21 #define ASSEMBLY 1
  22 #define __ROMCC__
  23
  24 #define SYSTEM_TYPE 0   /* SERVER */
  25 //#define SYSTEM_TYPE 1 /* DESKTOP */
  26 //#define SYSTEM_TYPE 2 /* MOBILE */
  27
  28
  29 #define RAMINIT_SYSINFO 1
  30 #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  31
  32 #define DEBUG_SMBUS 1
  33
  34 #define SET_NB_CFG_54 1
  35
  36 //used by raminit
  37 #define QRANK_DIMM_SUPPORT 1
  38
  39 //used by incoherent_ht
  40 #define FAM10_SCAN_PCI_BUS 0
  41 #define FAM10_ALLOCATE_IO_RANGE 0
  42
  43 //used by init_cpus and fidvid
  44 #define FAM10_SET_FIDVID 1
  45 #define FAM10_SET_FIDVID_CORE_RANGE 0
  46
  47 #include <stdint.h>
  48 #include <string.h>
  49 #include <device/pci_def.h>
  50 #include <device/pci_ids.h>
  51 #include <arch/io.h>
  52 #include <device/pnp_def.h>
  53 #include <arch/romcc_io.h>
  54 #include <cpu/x86/lapic.h>
  55 #include "option_table.h"
  56 #include "pc80/mc146818rtc_early.c"
  57
  58 /* FIXME: Use console.c post_code function */
  59 static void post_code(u8 value) {
  60         outb(value, 0x80);
  61 }
  62
  63 #if (USE_FAILOVER_IMAGE == 0)
  64 #include "arch/i386/lib/console.c"
  65 #include "pc80/serial.c"
  66 #include "ram/ramtest.c"
  67 #include <cpu/amd/model_10xxx_rev.h>
  68 #include "southbridge/amd/amd8111/amd8111_early_smbus.c"
  69 #include "northbridge/amd/amdfam10/raminit.h"
  70 #include "northbridge/amd/amdfam10/amdfam10.h"
  71 #endif
  72
  73 #include "cpu/x86/lapic/boot_cpu.c"
  74 #include "northbridge/amd/amdfam10/reset_test.c"
  75
  76 #include <console/loglevel.h>
  77 void die(const char *msg);
  78 int do_printk(int msg_level, const char *fmt, ...) __attribute__((format(printf, 2, 3)));
  79 #define printk_emerg(fmt, arg...)   do_printk(BIOS_EMERG   ,fmt, ##arg)
  80 #include "cpu/x86/bist.h"
  81
  82
  83 #if (USE_FAILOVER_IMAGE == 0)
  84
  85 #include "northbridge/amd/amdfam10/debug.c"
  86 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  87 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  88 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  89
  90 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  91 #include "southbridge/amd/amd8111/amd8111_early_ctrl.c"
  92
  93 static void memreset_setup(void)
  94 {
  95         //GPIO on amd8111 to enable MEMRST ????
  96         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(1<<0), SMBUS_IO_BASE + 0xc0 + 16); // REVC_MEMRST_EN=1
  97         outb((0 << 7)|(0 << 6)|(0<<5)|(0<<4)|(1<<2)|(0<<0), SMBUS_IO_BASE + 0xc0 + 17);
  98 }
  99
 100
 101 static void memreset(int controllers, const struct mem_controller *ctrl)
 102 {
 103 }
 104
 105
 106 static void activate_spd_rom(const struct mem_controller *ctrl)
 107 {
 108 #define SMBUS_HUB 0x18
 109         int ret,i;
 110         u8 device = ctrl->spd_switch_addr;
 111
 112         printk_debug("switch i2c to : %02x for node %02x \n", device, ctrl->node_id);
 113
 114         /* the very first write always get COL_STS=1 and ABRT_STS=1, so try another time*/
 115         i=2;
 116         do {
 117                 ret = smbus_write_byte(SMBUS_HUB, 0x01, (1<<(device & 0x7)));
 118         } while ((ret!=0) && (i-->0));
 119         smbus_write_byte(SMBUS_HUB, 0x03, 0);
 120 }
 121
 122
 123 static int spd_read_byte(u32 device, u32 address)
 124 {
 125         int result;
 126         result = smbus_read_byte(device, address);
 127         return result;
 128 }
 129
 130 #include "northbridge/amd/amdfam10/amdfam10.h"
 131 #include "northbridge/amd/amdht/ht_wrapper.c"
 132
 133 #include "include/cpu/x86/mem.h"
 134 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
 135 #include "northbridge/amd/amdfam10/raminit_amdmct.c"
 136 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
 137
 138 #include "resourcemap.c"
 139 #include "cpu/amd/quadcore/quadcore.c"
 140 #include "cpu/amd/car/copy_and_run.c"
 141 #include "cpu/amd/car/post_cache_as_ram.c"
 142 #include "cpu/amd/model_10xxx/init_cpus.c"
 143 #include "cpu/amd/model_10xxx/fidvid.c"
 144
 145 #endif /* (USE_FAILOVER_IMAGE == 0) */
 146
 147
 148 #if ((HAVE_FAILOVER_BOOT==1) && (USE_FAILOVER_IMAGE == 1)) || ((HAVE_FAILOVER_BOOT==0) && (USE_FALLBACK_IMAGE == 1))
 149 #include "southbridge/amd/amd8111/amd8111_enable_rom.c"
 150 #include "northbridge/amd/amdfam10/early_ht.c"
 151
 152 void failover_process(unsigned long bist, unsigned long cpu_init_detectedx)
 153 {
 154         int last_boot_normal_flag = last_boot_normal();
 155
 156         /* Is this a cpu only reset? or Is this a secondary cpu? */
 157         if ((cpu_init_detectedx) || (!boot_cpu())) {
 158                 if (last_boot_normal_flag) {
 159                         goto normal_image;
 160                 } else {
 161                         goto fallback_image;
 162                 }
 163         }
 164
 165         /* Nothing special needs to be done to find bus 0 */
 166         /* Allow the HT devices to be found */
 167         /* mov bsp to bus 0xff when > 8 nodes */
 168         set_bsp_node_CHtExtNodeCfgEn();
 169         enumerate_ht_chain();
 170
 171         /* Setup the rom access for 4M */
 172         amd8111_enable_rom();
 173
 174         /* Is this a deliberate reset by the bios */
 175         if (bios_reset_detected() && last_boot_normal_flag) {
 176                 goto normal_image;
 177         }
 178         /* This is the primary cpu how should I boot? */
 179         else if (do_normal_boot()) {
 180                 goto normal_image;
 181         }
 182         else {
 183                 goto fallback_image;
 184         }
 185
 186 normal_image:
 187         __asm__ volatile ("jmp __normal_image"
 188                  : /* outputs */
 189                  : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 190                 );
 191
 192 fallback_image:
 193  #if HAVE_FAILOVER_BOOT==1
 194         __asm__ volatile ("jmp __fallback_image"
 195                  : /* outputs */
 196                  : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 197                 )
 198  #endif
 199         ;
 200 }
 201 #endif /* ((HAVE_FAILOVER_BOOT==1) && (USE_FAILOVER_IMAGE == 1)) || ((HAVE_FAILOVER_BOOT==0) && (USE_FALLBACK_IMAGE == 1)) */
 202
 203
 204 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 205
 206 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 207 {
 208 //FIXME: I think that there is a hole here with the real_main() logic realmain is inside a USE_FAILOVER_IMAGE=0.
 209 #if HAVE_FAILOVER_BOOT==1
 210  #if USE_FAILOVER_IMAGE==1
 211         failover_process(bist, cpu_init_detectedx);
 212  #else
 213         real_main(bist, cpu_init_detectedx);
 214  #endif
 215 #else
 216  #if USE_FALLBACK_IMAGE == 1
 217         failover_process(bist, cpu_init_detectedx);
 218  #endif
 219         real_main(bist, cpu_init_detectedx);
 220 #endif
 221 }
 222
 223
 224 #if (USE_FAILOVER_IMAGE==0)
 225 #include "spd_addr.h"
 226 #include "cpu/amd/microcode/microcode.c"
 227 #include "cpu/amd/model_10xxx/update_microcode.c"
 228
 229 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 230 {
 231
 232         struct sys_info *sysinfo = (struct sys_info *)(DCACHE_RAM_BASE + DCACHE_RAM_SIZE - DCACHE_RAM_GLOBAL_VAR_SIZE);
 233         u32 bsp_apicid = 0;
 234         u32 val;
 235         msr_t msr;
 236
 237         post_code(0x30);
 238
 239         if (bist == 0) {
 240                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 241                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 242         }
 243
 244         post_code(0x32);
 245
 246         w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
 247         uart_init();
 248         console_init();
 249         printk_debug("\n");
 250
 251 //      dump_mem(DCACHE_RAM_BASE+DCACHE_RAM_SIZE-0x200, DCACHE_RAM_BASE+DCACHE_RAM_SIZE);
 252
 253         /* Halt if there was a built in self test failure */
 254         report_bist_failure(bist);
 255
 256         // Load MPB
 257         val = cpuid_eax(1);
 258         printk_debug("BSP Family_Model: %08x \n", val);
 259         printk_debug("*sysinfo range: ["); print_debug_hex32((u32)sysinfo); print_debug(","); print_debug_hex32((u32)sysinfo+sizeof(struct sys_info)); print_debug("]\n");
 260         printk_debug("bsp_apicid = %02x \n", bsp_apicid);
 261         printk_debug("cpu_init_detectedx = %08x \n", cpu_init_detectedx);
 262
 263         /* Setup sysinfo defaults */
 264         set_sysinfo_in_ram(0);
 265
 266         update_microcode(val);
 267         post_code(0x33);
 268
 269         cpuSetAMDMSR();
 270         post_code(0x34);
 271
 272         amd_ht_init(sysinfo);
 273         post_code(0x35);
 274
 275         /* Setup nodes PCI space and start core 0 AP init. */
 276         finalize_node_setup(sysinfo);
 277
 278         /* Setup any mainboard PCI settings etc. */
 279         setup_mb_resource_map();
 280         post_code(0x36);
 281
 282         /* wait for all the APs core0 started by finalize_node_setup. */
 283         /* FIXME: A bunch of cores are going to start output to serial at once.
 284            It would be nice to fixup prink spinlocks for ROM XIP mode.
 285            I think it could be done by putting the spinlock flag in the cache
 286            of the BSP located right after sysinfo.
 287          */
 288         wait_all_core0_started();
 289
 290  #if CONFIG_LOGICAL_CPUS==1
 291         /* Core0 on each node is configured. Now setup any additional cores. */
 292         printk_debug("start_other_cores()\n");
 293         start_other_cores();
 294         post_code(0x37);
 295         wait_all_other_cores_started(bsp_apicid);
 296  #endif
 297
 298         post_code(0x38);
 299
 300  #if FAM10_SET_FIDVID == 1
 301         msr = rdmsr(0xc0010071);
 302         printk_debug("\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 303
 304         /* FIXME: The sb fid change may survive the warm reset and only
 305            need to be done once.*/
 306         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 307
 308         post_code(0x39);
 309
 310         if (!warm_reset_detect(0)) {                    // BSP is node 0
 311                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 312         } else {
 313                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 314         }
 315
 316         post_code(0x3A);
 317
 318         /* show final fid and vid */
 319         msr=rdmsr(0xc0010071);
 320         printk_debug("End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 321  #endif
 322
 323
 324         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 325         if (!warm_reset_detect(0)) {
 326                 print_info("...WARM RESET...\n\n\n");
 327                 soft_reset_x(sysinfo->sbbusn, sysinfo->sbdn);
 328                 die("After soft_reset_x - shouldn't see this message!!!\n");
 329         }
 330
 331         post_code(0x3B);
 332
 333
 334         /* FIXME:  Move this to chipset init.
 335         enable cf9 for hard reset */
 336         print_debug("enable_cf9_x()\n");
 337         enable_cf9_x(sysinfo->sbbusn, sysinfo->sbdn);
 338         post_code(0x3C);
 339
 340         /* It's the time to set ctrl in sysinfo now; */
 341         printk_debug("fill_mem_ctrl()\n");
 342         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 343         post_code(0x3D);
 344
 345
 346         printk_debug("enable_smbus()\n");
 347         enable_smbus();
 348         post_code(0x3E);
 349
 350
 351         memreset_setup();
 352         post_code(0x40);
 353
 354 //      die("Die Before MCT init.");
 355
 356         printk_debug("raminit_amdmct()\n");
 357         raminit_amdmct(sysinfo);
 358         post_code(0x41);
 359
 360
 361 /*
 362         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 363         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 364         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 365         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 366 */
 367
 368 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 369 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 370
 371
 372 //      die("After MCT init before CAR disabled.");
 373
 374         post_code(0x42);
 375         printk_debug("\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 376         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 377         post_code(0x43);        // Should never see this post code.
 378
 379
 380 }
 381
 382
 383 #endif /* USE_FAILOVER_IMAGE==0 */