src/mainboard/amd/serengeti_cheetah_fam10/Options.lb

   1 #
   2 # This file is part of the coreboot project.
   3 #
   4 # Copyright (C) 2007 Advanced Micro Devices, Inc.
   5 #
   6 # This program is free software; you can redistribute it and/or modify
   7 # it under the terms of the GNU General Public License as published by
   8 # the Free Software Foundation; version 2 of the License.
   9 #
  10 # This program is distributed in the hope that it will be useful,
  11 # but WITHOUT ANY WARRANTY; without even the implied warranty of
  12 # MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13 # GNU General Public License for more details.
  14 #
  15 # You should have received a copy of the GNU General Public License
  16 # along with this program; if not, write to the Free Software
  17 # Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18 #
  19
  20 uses HAVE_MP_TABLE
  21 uses HAVE_PIRQ_TABLE
  22 uses HAVE_ACPI_TABLES
  23 uses ACPI_SSDTX_NUM
  24 uses USE_FALLBACK_IMAGE
  25 uses USE_FAILOVER_IMAGE
  26 uses HAVE_FALLBACK_BOOT
  27 uses HAVE_FAILOVER_BOOT
  28 uses HAVE_HARD_RESET
  29 uses IRQ_SLOT_COUNT
  30 uses HAVE_OPTION_TABLE
  31 uses CONFIG_MAX_CPUS
  32 uses CONFIG_MAX_PHYSICAL_CPUS
  33 uses CONFIG_LOGICAL_CPUS
  34 uses CONFIG_IOAPIC
  35 uses CONFIG_SMP
  36 uses FALLBACK_SIZE
  37 uses FAILOVER_SIZE
  38 uses ROM_SIZE
  39 uses ROM_SECTION_SIZE
  40 uses ROM_IMAGE_SIZE
  41 uses ROM_SECTION_SIZE
  42 uses ROM_SECTION_OFFSET
  43 uses CONFIG_ROM_PAYLOAD
  44 uses CONFIG_ROM_PAYLOAD_START
  45 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  46 uses CONFIG_COMPRESSED_PAYLOAD_NRV2B
  47 uses PAYLOAD_SIZE
  48 uses _ROMBASE
  49 uses XIP_ROM_SIZE
  50 uses XIP_ROM_BASE
  51 uses STACK_SIZE
  52 uses HEAP_SIZE
  53 uses USE_OPTION_TABLE
  54 uses LB_CKS_RANGE_START
  55 uses LB_CKS_RANGE_END
  56 uses LB_CKS_LOC
  57 uses MAINBOARD_PART_NUMBER
  58 uses MAINBOARD_VENDOR
  59 uses MAINBOARD
  60 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  61 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  62 uses COREBOOT_EXTRA_VERSION
  63 uses _RAMBASE
  64 uses TTYS0_BAUD
  65 uses TTYS0_BASE
  66 uses TTYS0_LCS
  67 uses DEFAULT_CONSOLE_LOGLEVEL
  68 uses MAXIMUM_CONSOLE_LOGLEVEL
  69 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  70 uses CONFIG_CONSOLE_SERIAL8250
  71 uses HAVE_INIT_TIMER
  72 uses CONFIG_GDB_STUB
  73 uses CONFIG_GDB_STUB
  74 uses CROSS_COMPILE
  75 uses CC
  76 uses HOSTCC
  77 uses OBJCOPY
  78 uses CONFIG_CHIP_NAME
  79 uses CONFIG_CONSOLE_VGA
  80 uses CONFIG_PCI_ROM_RUN
  81 uses HW_MEM_HOLE_SIZEK
  82 uses HW_MEM_HOLE_SIZE_AUTO_INC
  83
  84 uses HT_CHAIN_UNITID_BASE
  85 uses HT_CHAIN_END_UNITID_BASE
  86 uses SB_HT_CHAIN_ON_BUS0
  87 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  88
  89 uses USE_DCACHE_RAM
  90 uses DCACHE_RAM_BASE
  91 uses DCACHE_RAM_SIZE
  92 uses DCACHE_RAM_GLOBAL_VAR_SIZE
  93 uses CONFIG_USE_INIT
  94
  95 uses SERIAL_CPU_INIT
  96
  97 uses ENABLE_APIC_EXT_ID
  98 uses APIC_ID_OFFSET
  99 uses LIFT_BSP_APIC_ID
 100
 101 uses CONFIG_PCI_64BIT_PREF_MEM
 102
 103 uses CONFIG_LB_MEM_TOPK
 104
 105 uses PCI_BUS_SEGN_BITS
 106
 107 uses CONFIG_AP_CODE_IN_CAR
 108
 109 uses MEM_TRAIN_SEQ
 110
 111 uses WAIT_BEFORE_CPUS_INIT
 112
 113 uses CONFIG_AMDMCT
 114
 115 uses CONFIG_USE_PRINTK_IN_CAR
 116 uses CAR_FAM10
 117 uses AMD_UCODE_PATCH_FILE
 118
 119 ###
 120 ### Build options
 121 ###
 122
 123 ##
 124 ## ROM_SIZE is the size of boot ROM that this board will use.
 125 ##
 126 default ROM_SIZE=524288
 127
 128 ##
 129 ##
 130 #FALLBACK_SIZE_SIZE is the amount of the ROM the complete fallback image will use
 131 ##
 132 #default FALLBACK_SIZE=131072
 133 #default FALLBACK_SIZE=0x40000
 134
 135 #FALLBACK: 512K - 4K
 136 default FALLBACK_SIZE=0x7f000
 137 #FAILOVER: 4k
 138 default FAILOVER_SIZE=0x01000
 139
 140 #more 1M for pgtbl
 141 #if there is RAM on node0, we need to set it to 32M, otherwise can not access CAR on node0, and RAM on node1 at same time.
 142 default CONFIG_LB_MEM_TOPK=16384
 143
 144 ##
 145 ## Build code for the fallback boot
 146 ##
 147 default HAVE_FALLBACK_BOOT=1
 148 default HAVE_FAILOVER_BOOT=1
 149
 150 ##
 151 ## Build code to reset the motherboard from coreboot
 152 ##
 153 default HAVE_HARD_RESET=1
 154
 155 ##
 156 ## Build code to export a programmable irq routing table
 157 ##
 158 default HAVE_PIRQ_TABLE=1
 159 default IRQ_SLOT_COUNT=11
 160
 161 ##
 162 ## Build code to export an x86 MP table
 163 ## Useful for specifying IRQ routing values
 164 ##
 165 default HAVE_MP_TABLE=1
 166
 167 ## ACPI tables will be included
 168 default HAVE_ACPI_TABLES=1
 169 ## extra SSDT num
 170 default ACPI_SSDTX_NUM=31
 171
 172 ##
 173 ## Build code to export a CMOS option table
 174 ##
 175 default HAVE_OPTION_TABLE=1
 176
 177 ##
 178 ## Move the default coreboot cmos range off of AMD RTC registers
 179 ##
 180 default LB_CKS_RANGE_START=49
 181 default LB_CKS_RANGE_END=122
 182 default LB_CKS_LOC=123
 183
 184 ##
 185 ## Build code for SMP support
 186 ## Only worry about 2 micro processors
 187 ##
 188 default CONFIG_SMP=1
 189 default CONFIG_MAX_PHYSICAL_CPUS=2
 190 default CONFIG_MAX_CPUS=4 * CONFIG_MAX_PHYSICAL_CPUS
 191 default CONFIG_LOGICAL_CPUS=1
 192
 193 #default SERIAL_CPU_INIT=0
 194
 195 default ENABLE_APIC_EXT_ID=1
 196 default APIC_ID_OFFSET=0x00
 197 default LIFT_BSP_APIC_ID=1
 198
 199 #CHIP_NAME ?
 200 default CONFIG_CHIP_NAME=1
 201
 202 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 203 #2G
 204 #default HW_MEM_HOLE_SIZEK=0x200000
 205 #1G
 206 default HW_MEM_HOLE_SIZEK=0x100000
 207 #512M
 208 #default HW_MEM_HOLE_SIZEK=0x80000
 209
 210 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 211 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 212
 213 #VGA Console
 214 default CONFIG_CONSOLE_VGA=1
 215 default CONFIG_PCI_ROM_RUN=1
 216
 217 #HT Unit ID offset, default is 1, the typical one
 218 default HT_CHAIN_UNITID_BASE=0xa
 219
 220 #real SB Unit ID, default is 0x20, mean dont touch it at last
 221 default HT_CHAIN_END_UNITID_BASE=0x6
 222
 223 #make the SB HT chain on bus 0, default is not (0)
 224 default SB_HT_CHAIN_ON_BUS0=2
 225
 226 #only offset for SB chain?, default is yes(1)
 227 #default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 228
 229 #allow capable device use that above 4G
 230 #default CONFIG_PCI_64BIT_PREF_MEM=1
 231
 232 #it only be 0, 1, 2, 3, 4 and default is 0
 233 #default PCI_BUS_SEGN_BITS=3
 234
 235 ##
 236 ## enable CACHE_AS_RAM specifics
 237 ##
 238 default USE_DCACHE_RAM=1
 239 default DCACHE_RAM_BASE=0xc4000
 240 default DCACHE_RAM_SIZE=0x0c000
 241 #default DCACHE_RAM_GLOBAL_VAR_SIZE=0x08000
 242 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x04000
 243 default CONFIG_USE_INIT=0
 244
 245 #default CONFIG_AP_CODE_IN_CAR=1
 246 default MEM_TRAIN_SEQ=2
 247 default WAIT_BEFORE_CPUS_INIT=0
 248
 249 default CONFIG_AMDMCT = 1
 250
 251 ##
 252 ## Build code to setup a generic IOAPIC
 253 ##
 254 default CONFIG_IOAPIC=1
 255
 256 ##
 257 ## Clean up the motherboard id strings
 258 ##
 259 default MAINBOARD_PART_NUMBER="Cheetah Fam10"
 260 default MAINBOARD_VENDOR="AMD"
 261 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1022
 262 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2b80
 263
 264 ##
 265 ## Set microcode patch file name
 266 ##
 267 ##      Barcelona rev Ax:  "mc_patch_01000020.h"
 268 ##      Barcelona rev B0, B1, BA: "mc_patch_01000084.h"
 269 ##      Barcelona rev B2, B3: "mc_patch_01000083.h"
 270 ##
 271 default AMD_UCODE_PATCH_FILE="mc_patch_01000083.h"
 272
 273 ###
 274 ### coreboot layout values
 275 ###
 276
 277 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 278 default ROM_IMAGE_SIZE = 65536
 279
 280 ##
 281 ## Use a small 8K stack
 282 ##
 283 default STACK_SIZE=0x2000
 284
 285 ##
 286 ## Use a small 768k heap
 287 ##
 288 default HEAP_SIZE=0xc0000
 289
 290 ##
 291 ## Only use the option table in a normal image
 292 ##
 293 default USE_OPTION_TABLE = (!USE_FALLBACK_IMAGE) && (!USE_FAILOVER_IMAGE )
 294
 295 ##
 296 ## Coreboot C code runs at this location in RAM
 297 ##
 298 default _RAMBASE=0x00200000
 299
 300 ##
 301 ## Load the payload from the ROM
 302 ##
 303 default CONFIG_ROM_PAYLOAD = 1
 304
 305 ###
 306 ### Defaults of options that you may want to override in the target config file
 307 ###
 308
 309 ##
 310 ## The default compiler
 311 ##
 312 default CC="$(CROSS_COMPILE)gcc -m32"
 313 default HOSTCC="gcc"
 314
 315 ##
 316 ## Disable the gdb stub by default
 317 ##
 318 default CONFIG_GDB_STUB=0
 319
 320 ##
 321 ## The Serial Console
 322 ##
 323
 324 default CONFIG_USE_PRINTK_IN_CAR=1
 325
 326 # To Enable the Serial Console
 327 default CONFIG_CONSOLE_SERIAL8250=1
 328
 329 ## Select the serial console baud rate
 330 default TTYS0_BAUD=115200
 331 #default TTYS0_BAUD=57600
 332 #default TTYS0_BAUD=38400
 333 #default TTYS0_BAUD=19200
 334 #default TTYS0_BAUD=9600
 335 #default TTYS0_BAUD=4800
 336 #default TTYS0_BAUD=2400
 337 #default TTYS0_BAUD=1200
 338
 339 # Select the serial console base port
 340 default TTYS0_BASE=0x3f8
 341
 342 # Select the serial protocol
 343 # This defaults to 8 data bits, 1 stop bit, and no parity
 344 default TTYS0_LCS=0x3
 345
 346 ##
 347 ### Select the coreboot loglevel
 348 ##
 349 ## EMERG      1   system is unusable
 350 ## ALERT      2   action must be taken immediately
 351 ## CRIT       3   critical conditions
 352 ## ERR        4   error conditions
 353 ## WARNING    5   warning conditions
 354 ## NOTICE     6   normal but significant condition
 355 ## INFO       7   informational
 356 ## DEBUG      8   debug-level messages
 357 ## SPEW       9   Way too many details
 358
 359 ## Request this level of debugging output
 360 default  DEFAULT_CONSOLE_LOGLEVEL=8
 361 ## At a maximum only compile in this level of debugging
 362 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 363
 364 ##
 365 ## Select power on after power fail setting
 366 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 367
 368 ### End Options.lb
 369 end