src/mainboard/amd/serengeti_cheetah_fam10/Options.lb

   1 #
   2 # This file is part of the coreboot project.
   3 #
   4 # Copyright (C) 2007 Advanced Micro Devices, Inc.
   5 #
   6 # This program is free software; you can redistribute it and/or modify
   7 # it under the terms of the GNU General Public License as published by
   8 # the Free Software Foundation; version 2 of the License.
   9 #
  10 # This program is distributed in the hope that it will be useful,
  11 # but WITHOUT ANY WARRANTY; without even the implied warranty of
  12 # MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13 # GNU General Public License for more details.
  14 #
  15 # You should have received a copy of the GNU General Public License
  16 # along with this program; if not, write to the Free Software
  17 # Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18 #
  19
  20 uses HAVE_MP_TABLE
  21 uses CONFIG_CBFS
  22 uses HAVE_PIRQ_TABLE
  23 uses HAVE_ACPI_TABLES
  24 uses HAVE_ACPI_RESUME
  25 uses ACPI_SSDTX_NUM
  26 uses USE_FALLBACK_IMAGE
  27 uses USE_FAILOVER_IMAGE
  28 uses HAVE_FALLBACK_BOOT
  29 uses HAVE_FAILOVER_BOOT
  30 uses HAVE_HARD_RESET
  31 uses IRQ_SLOT_COUNT
  32 uses HAVE_OPTION_TABLE
  33 uses CONFIG_MAX_CPUS
  34 uses CONFIG_MAX_PHYSICAL_CPUS
  35 uses CONFIG_LOGICAL_CPUS
  36 uses CONFIG_IOAPIC
  37 uses CONFIG_SMP
  38 uses FALLBACK_SIZE
  39 uses FAILOVER_SIZE
  40 uses ROM_SIZE
  41 uses ROM_SECTION_SIZE
  42 uses ROM_IMAGE_SIZE
  43 uses ROM_SECTION_SIZE
  44 uses ROM_SECTION_OFFSET
  45 uses CONFIG_ROM_PAYLOAD
  46 uses CONFIG_ROM_PAYLOAD_START
  47 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  48 uses CONFIG_COMPRESSED_PAYLOAD_NRV2B
  49 uses PAYLOAD_SIZE
  50 uses _ROMBASE
  51 uses XIP_ROM_SIZE
  52 uses XIP_ROM_BASE
  53 uses STACK_SIZE
  54 uses HEAP_SIZE
  55 uses USE_OPTION_TABLE
  56 uses LB_CKS_RANGE_START
  57 uses LB_CKS_RANGE_END
  58 uses LB_CKS_LOC
  59 uses MAINBOARD_PART_NUMBER
  60 uses MAINBOARD_VENDOR
  61 uses MAINBOARD
  62 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  63 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  64 uses COREBOOT_EXTRA_VERSION
  65 uses _RAMBASE
  66 uses TTYS0_BAUD
  67 uses TTYS0_BASE
  68 uses TTYS0_LCS
  69 uses DEFAULT_CONSOLE_LOGLEVEL
  70 uses MAXIMUM_CONSOLE_LOGLEVEL
  71 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  72 uses CONFIG_CONSOLE_SERIAL8250
  73 uses HAVE_INIT_TIMER
  74 uses CONFIG_GDB_STUB
  75 uses CONFIG_GDB_STUB
  76 uses CROSS_COMPILE
  77 uses CC
  78 uses HOSTCC
  79 uses OBJCOPY
  80 uses CONFIG_CONSOLE_VGA
  81 uses CONFIG_PCI_ROM_RUN
  82 uses HW_MEM_HOLE_SIZEK
  83 uses HW_MEM_HOLE_SIZE_AUTO_INC
  84
  85 uses HT_CHAIN_UNITID_BASE
  86 uses HT_CHAIN_END_UNITID_BASE
  87 uses SB_HT_CHAIN_ON_BUS0
  88 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  89
  90 uses USE_DCACHE_RAM
  91 uses DCACHE_RAM_BASE
  92 uses DCACHE_RAM_SIZE
  93 uses DCACHE_RAM_GLOBAL_VAR_SIZE
  94 uses CONFIG_USE_INIT
  95
  96 uses SERIAL_CPU_INIT
  97
  98 uses ENABLE_APIC_EXT_ID
  99 uses APIC_ID_OFFSET
 100 uses LIFT_BSP_APIC_ID
 101
 102 uses CONFIG_PCI_64BIT_PREF_MEM
 103
 104 uses CONFIG_LB_MEM_TOPK
 105
 106 uses PCI_BUS_SEGN_BITS
 107
 108 uses CONFIG_AP_CODE_IN_CAR
 109
 110 uses MEM_TRAIN_SEQ
 111
 112 uses WAIT_BEFORE_CPUS_INIT
 113
 114 uses CONFIG_AMDMCT
 115
 116 uses CONFIG_USE_PRINTK_IN_CAR
 117 uses CAR_FAM10
 118 uses AMD_UCODE_PATCH_FILE
 119
 120 ###
 121 ### Build options
 122 ###
 123
 124 ##
 125 ## ROM_SIZE is the size of boot ROM that this board will use.
 126 ##
 127 default ROM_SIZE=524288
 128
 129 ##
 130 ##
 131 #FALLBACK_SIZE_SIZE is the amount of the ROM the complete fallback image will use
 132 ##
 133 #default FALLBACK_SIZE=131072
 134 #default FALLBACK_SIZE=0x40000
 135
 136 #FALLBACK: 512K - 4K
 137 default FALLBACK_SIZE=0x7f000
 138 #FAILOVER: 4k
 139 default FAILOVER_SIZE=0x02000
 140
 141 #more 1M for pgtbl
 142 #if there is RAM on node0, we need to set it to 32M, otherwise can not access CAR on node0, and RAM on node1 at same time.
 143 default CONFIG_LB_MEM_TOPK=16384
 144
 145 ##
 146 ## Build code for the fallback boot
 147 ##
 148 default HAVE_FALLBACK_BOOT=1
 149 default HAVE_FAILOVER_BOOT=1
 150
 151 ##
 152 ## Build code to reset the motherboard from coreboot
 153 ##
 154 default HAVE_HARD_RESET=1
 155
 156 ##
 157 ## Build code to export a programmable irq routing table
 158 ##
 159 default HAVE_PIRQ_TABLE=1
 160 default IRQ_SLOT_COUNT=11
 161
 162 ##
 163 ## Build code to export an x86 MP table
 164 ## Useful for specifying IRQ routing values
 165 ##
 166 default HAVE_MP_TABLE=1
 167
 168 ## ACPI tables will be included
 169 default HAVE_ACPI_TABLES=1
 170 ## extra SSDT num
 171 default ACPI_SSDTX_NUM=31
 172
 173 ##
 174 ## Build code to export a CMOS option table
 175 ##
 176 default HAVE_OPTION_TABLE=1
 177
 178 ##
 179 ## Move the default coreboot cmos range off of AMD RTC registers
 180 ##
 181 default LB_CKS_RANGE_START=49
 182 default LB_CKS_RANGE_END=122
 183 default LB_CKS_LOC=123
 184
 185 ##
 186 ## Build code for SMP support
 187 ##
 188 default CONFIG_SMP=1
 189 default CONFIG_MAX_PHYSICAL_CPUS=8
 190 default CONFIG_MAX_CPUS=6 * CONFIG_MAX_PHYSICAL_CPUS
 191 default CONFIG_LOGICAL_CPUS=1
 192
 193 #default SERIAL_CPU_INIT=0
 194
 195 default ENABLE_APIC_EXT_ID=1
 196 default APIC_ID_OFFSET=0x00
 197 default LIFT_BSP_APIC_ID=1
 198
 199 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 200 #2G
 201 #default HW_MEM_HOLE_SIZEK=0x200000
 202 #1G
 203 default HW_MEM_HOLE_SIZEK=0x100000
 204 #512M
 205 #default HW_MEM_HOLE_SIZEK=0x80000
 206
 207 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 208 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 209
 210 #VGA Console
 211 default CONFIG_CONSOLE_VGA=1
 212 default CONFIG_PCI_ROM_RUN=1
 213
 214 #HT Unit ID offset, default is 1, the typical one
 215 default HT_CHAIN_UNITID_BASE=0xa
 216
 217 #real SB Unit ID, default is 0x20, mean dont touch it at last
 218 default HT_CHAIN_END_UNITID_BASE=0x6
 219
 220 #make the SB HT chain on bus 0, default is not (0)
 221 default SB_HT_CHAIN_ON_BUS0=2
 222
 223 #only offset for SB chain?, default is yes(1)
 224 #default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 225
 226 #allow capable device use that above 4G
 227 #default CONFIG_PCI_64BIT_PREF_MEM=1
 228
 229 #it only be 0, 1, 2, 3, 4 and default is 0
 230 #default PCI_BUS_SEGN_BITS=3
 231
 232 ##
 233 ## enable CACHE_AS_RAM specifics
 234 ##
 235 default USE_DCACHE_RAM=1
 236 default DCACHE_RAM_BASE=0xc4000
 237 default DCACHE_RAM_SIZE=0x0c000
 238 #default DCACHE_RAM_GLOBAL_VAR_SIZE=0x08000
 239 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x04000
 240 default CONFIG_USE_INIT=0
 241
 242 #default CONFIG_AP_CODE_IN_CAR=1
 243 default MEM_TRAIN_SEQ=2
 244 default WAIT_BEFORE_CPUS_INIT=0
 245
 246 default CONFIG_AMDMCT = 1
 247
 248 ##
 249 ## Build code to setup a generic IOAPIC
 250 ##
 251 default CONFIG_IOAPIC=1
 252
 253 ##
 254 ## Clean up the motherboard id strings
 255 ##
 256 default MAINBOARD_PART_NUMBER="Cheetah Fam10"
 257 default MAINBOARD_VENDOR="AMD"
 258 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1022
 259 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2b80
 260
 261 ##
 262 ## Set microcode patch file name
 263 ##
 264 ##      Barcelona rev DR-Ax:  "mc_patch_01000020.h"
 265 ##      Barcelona rev DR-B0, B1, BA: "mc_patch_01000096.h"
 266 ##      Barcelona rev DR-B2, B3: "mc_patch_01000095.h"
 267 ##      Shanghai rev DA-C2: "mc_patch_0100009f.h"
 268 ##
 269 default AMD_UCODE_PATCH_FILE="mc_patch_01000095.h"
 270
 271 ###
 272 ### coreboot layout values
 273 ###
 274
 275 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 276 default ROM_IMAGE_SIZE = 65536
 277
 278 ##
 279 ## Use a small 8K stack
 280 ##
 281 default STACK_SIZE=0x2000
 282
 283 ##
 284 ## Use a small 768k heap
 285 ##
 286 default HEAP_SIZE=0xc0000
 287
 288 ##
 289 ## Only use the option table in a normal image
 290 ##
 291 default USE_OPTION_TABLE = (!USE_FALLBACK_IMAGE) && (!USE_FAILOVER_IMAGE )
 292
 293 ##
 294 ## Coreboot C code runs at this location in RAM
 295 ##
 296 default _RAMBASE=0x00200000
 297
 298 ##
 299 ## Load the payload from the ROM
 300 ##
 301 default CONFIG_ROM_PAYLOAD = 1
 302
 303 ###
 304 ### Defaults of options that you may want to override in the target config file
 305 ###
 306
 307 ##
 308 ## The default compiler
 309 ##
 310 default CC="$(CROSS_COMPILE)gcc -m32"
 311 default HOSTCC="gcc"
 312
 313 ##
 314 ## Disable the gdb stub by default
 315 ##
 316 default CONFIG_GDB_STUB=0
 317
 318 ##
 319 ## The Serial Console
 320 ##
 321
 322 default CONFIG_USE_PRINTK_IN_CAR=1
 323
 324 # To Enable the Serial Console
 325 default CONFIG_CONSOLE_SERIAL8250=1
 326
 327 ## Select the serial console baud rate
 328 default TTYS0_BAUD=115200
 329 #default TTYS0_BAUD=57600
 330 #default TTYS0_BAUD=38400
 331 #default TTYS0_BAUD=19200
 332 #default TTYS0_BAUD=9600
 333 #default TTYS0_BAUD=4800
 334 #default TTYS0_BAUD=2400
 335 #default TTYS0_BAUD=1200
 336
 337 # Select the serial console base port
 338 default TTYS0_BASE=0x3f8
 339
 340 # Select the serial protocol
 341 # This defaults to 8 data bits, 1 stop bit, and no parity
 342 default TTYS0_LCS=0x3
 343
 344 ##
 345 ### Select the coreboot loglevel
 346 ##
 347 ## EMERG      1   system is unusable
 348 ## ALERT      2   action must be taken immediately
 349 ## CRIT       3   critical conditions
 350 ## ERR        4   error conditions
 351 ## WARNING    5   warning conditions
 352 ## NOTICE     6   normal but significant condition
 353 ## INFO       7   informational
 354 ## DEBUG      8   debug-level messages
 355 ## SPEW       9   Way too many details
 356
 357 ## Request this level of debugging output
 358 default  DEFAULT_CONSOLE_LOGLEVEL=8
 359 ## At a maximum only compile in this level of debugging
 360 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 361
 362 ##
 363 ## Select power on after power fail setting
 364 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 365
 366 ### End Options.lb
 367 #
 368 # CBFS
 369 #
 370 #
 371 default CONFIG_CBFS=0
 372 end