src/mainboard/amd/serengeti_cheetah/Options.lb

   1 uses HAVE_MP_TABLE
   2 uses CONFIG_ROMFS
   3 uses HAVE_PIRQ_TABLE
   4 uses HAVE_ACPI_TABLES
   5 uses ACPI_SSDTX_NUM
   6 uses USE_FALLBACK_IMAGE
   7 uses USE_FAILOVER_IMAGE
   8 uses HAVE_FALLBACK_BOOT
   9 uses HAVE_FAILOVER_BOOT
  10 uses HAVE_HARD_RESET
  11 uses IRQ_SLOT_COUNT
  12 uses HAVE_OPTION_TABLE
  13 uses CONFIG_MAX_CPUS
  14 uses CONFIG_MAX_PHYSICAL_CPUS
  15 uses CONFIG_LOGICAL_CPUS
  16 uses CONFIG_IOAPIC
  17 uses CONFIG_SMP
  18 uses FALLBACK_SIZE
  19 uses FAILOVER_SIZE
  20 uses ROM_SIZE
  21 uses ROM_SECTION_SIZE
  22 uses ROM_IMAGE_SIZE
  23 uses ROM_SECTION_SIZE
  24 uses ROM_SECTION_OFFSET
  25 uses CONFIG_ROM_PAYLOAD
  26 uses CONFIG_ROM_PAYLOAD_START
  27 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  28 uses CONFIG_PRECOMPRESSED_PAYLOAD
  29 uses PAYLOAD_SIZE
  30 uses _ROMBASE
  31 uses XIP_ROM_SIZE
  32 uses XIP_ROM_BASE
  33 uses STACK_SIZE
  34 uses HEAP_SIZE
  35 uses USE_OPTION_TABLE
  36 uses LB_CKS_RANGE_START
  37 uses LB_CKS_RANGE_END
  38 uses LB_CKS_LOC
  39 uses MAINBOARD_PART_NUMBER
  40 uses MAINBOARD_VENDOR
  41 uses MAINBOARD
  42 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  43 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  44 uses COREBOOT_EXTRA_VERSION
  45 uses _RAMBASE
  46 uses TTYS0_BAUD
  47 uses TTYS0_BASE
  48 uses TTYS0_LCS
  49 uses DEFAULT_CONSOLE_LOGLEVEL
  50 uses MAXIMUM_CONSOLE_LOGLEVEL
  51 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  52 uses CONFIG_CONSOLE_SERIAL8250
  53 uses HAVE_INIT_TIMER
  54 uses CONFIG_GDB_STUB
  55 uses CONFIG_GDB_STUB
  56 uses CROSS_COMPILE
  57 uses CC
  58 uses HOSTCC
  59 uses OBJCOPY
  60 uses CONFIG_CONSOLE_VGA
  61 uses CONFIG_PCI_ROM_RUN
  62 uses HW_MEM_HOLE_SIZEK
  63 uses HW_MEM_HOLE_SIZE_AUTO_INC
  64 uses K8_HT_FREQ_1G_SUPPORT
  65
  66 uses HT_CHAIN_UNITID_BASE
  67 uses HT_CHAIN_END_UNITID_BASE
  68 uses SB_HT_CHAIN_ON_BUS0
  69 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  70
  71 uses USE_DCACHE_RAM
  72 uses DCACHE_RAM_BASE
  73 uses DCACHE_RAM_SIZE
  74 uses DCACHE_RAM_GLOBAL_VAR_SIZE
  75 uses CONFIG_USE_INIT
  76
  77 uses SERIAL_CPU_INIT
  78
  79 uses ENABLE_APIC_EXT_ID
  80 uses APIC_ID_OFFSET
  81 uses LIFT_BSP_APIC_ID
  82
  83 uses CONFIG_PCI_64BIT_PREF_MEM
  84
  85 uses CONFIG_LB_MEM_TOPK
  86
  87 uses CONFIG_AP_CODE_IN_CAR
  88
  89 uses MEM_TRAIN_SEQ
  90
  91 uses WAIT_BEFORE_CPUS_INIT
  92
  93 uses CONFIG_USE_PRINTK_IN_CAR
  94
  95 ###
  96 ### Build options
  97 ###
  98
  99 ##
 100 ## ROM_SIZE is the size of boot ROM that this board will use.
 101 ##
 102 default ROM_SIZE=524288
 103
 104 ##
 105 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 106 ##
 107 #default FALLBACK_SIZE=131072
 108 #default FALLBACK_SIZE=0x40000
 109
 110 #FALLBACK: 256K-4K
 111 default FALLBACK_SIZE=0x3f000
 112 #FAILOVER: 4K
 113 default FAILOVER_SIZE=0x01000
 114
 115 #more 1M for pgtbl
 116 default CONFIG_LB_MEM_TOPK=2048
 117
 118 ##
 119 ## Build code for the fallback boot
 120 ##
 121 default HAVE_FALLBACK_BOOT=1
 122 default HAVE_FAILOVER_BOOT=1
 123
 124 ##
 125 ## Build code to reset the motherboard from coreboot
 126 ##
 127 default HAVE_HARD_RESET=1
 128
 129 ##
 130 ## Build code to export a programmable irq routing table
 131 ##
 132 default HAVE_PIRQ_TABLE=1
 133 default IRQ_SLOT_COUNT=11
 134
 135 ##
 136 ## Build code to export an x86 MP table
 137 ## Useful for specifying IRQ routing values
 138 ##
 139 default HAVE_MP_TABLE=1
 140
 141 ## ACPI tables will be included
 142 default HAVE_ACPI_TABLES=1
 143 ## extra SSDT num
 144 default ACPI_SSDTX_NUM=1
 145
 146 ##
 147 ## Build code to export a CMOS option table
 148 ##
 149 default HAVE_OPTION_TABLE=1
 150
 151 ##
 152 ## Move the default coreboot cmos range off of AMD RTC registers
 153 ##
 154 default LB_CKS_RANGE_START=49
 155 default LB_CKS_RANGE_END=122
 156 default LB_CKS_LOC=123
 157
 158 ##
 159 ## Build code for SMP support
 160 ## Only worry about 2 micro processors
 161 ##
 162 default CONFIG_SMP=1
 163 default CONFIG_MAX_CPUS=8
 164 default CONFIG_MAX_PHYSICAL_CPUS=4
 165 default CONFIG_LOGICAL_CPUS=1
 166
 167 default SERIAL_CPU_INIT=0
 168
 169 default ENABLE_APIC_EXT_ID=0
 170 default APIC_ID_OFFSET=0x8
 171 default LIFT_BSP_APIC_ID=1
 172
 173 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 174 #2G
 175 #default HW_MEM_HOLE_SIZEK=0x200000
 176 #1G
 177 default HW_MEM_HOLE_SIZEK=0x100000
 178 #512M
 179 #default HW_MEM_HOLE_SIZEK=0x80000
 180
 181 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 182 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 183
 184 #Opteron K8 1G HT Support
 185 default K8_HT_FREQ_1G_SUPPORT=1
 186
 187 #VGA Console
 188 default CONFIG_CONSOLE_VGA=1
 189 default CONFIG_PCI_ROM_RUN=1
 190
 191 #HT Unit ID offset, default is 1, the typical one
 192 default HT_CHAIN_UNITID_BASE=0xa
 193
 194 #real SB Unit ID, default is 0x20, mean dont touch it at last
 195 default HT_CHAIN_END_UNITID_BASE=0x6
 196
 197 #make the SB HT chain on bus 0, default is not (0)
 198 default SB_HT_CHAIN_ON_BUS0=2
 199
 200 #only offset for SB chain?, default is yes(1)
 201 #default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 202
 203 #allow capable device use that above 4G
 204 #default CONFIG_PCI_64BIT_PREF_MEM=1
 205
 206 ##
 207 ## enable CACHE_AS_RAM specifics
 208 ##
 209 default USE_DCACHE_RAM=1
 210 default DCACHE_RAM_BASE=0xc8000
 211 default DCACHE_RAM_SIZE=0x08000
 212 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 213 default CONFIG_USE_INIT=0
 214
 215
 216 ##
 217 ## for rev F training on AP purpose
 218 ##
 219 default CONFIG_AP_CODE_IN_CAR=1
 220 default MEM_TRAIN_SEQ=1
 221 default WAIT_BEFORE_CPUS_INIT=1
 222
 223 ##
 224 ## Build code to setup a generic IOAPIC
 225 ##
 226 default CONFIG_IOAPIC=1
 227
 228 ##
 229 ## Clean up the motherboard id strings
 230 ##
 231 default MAINBOARD_PART_NUMBER="serengeti_cheetah"
 232 default MAINBOARD_VENDOR="AMD"
 233 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1022
 234 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2b80
 235
 236 ###
 237 ### coreboot layout values
 238 ###
 239
 240 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 241 default ROM_IMAGE_SIZE = 65536
 242
 243 ##
 244 ## Use a small 8K stack
 245 ##
 246 default STACK_SIZE=0x2000
 247
 248 ##
 249 ## Use a small 32K heap
 250 ##
 251 default HEAP_SIZE=0x8000
 252
 253 ##
 254 ## Only use the option table in a normal image
 255 ##
 256 default USE_OPTION_TABLE = (!USE_FALLBACK_IMAGE) && (!USE_FAILOVER_IMAGE )
 257
 258 ##
 259 ## Coreboot C code runs at this location in RAM
 260 ##
 261 default _RAMBASE=0x00100000
 262
 263 ##
 264 ## Load the payload from the ROM
 265 ##
 266 default CONFIG_ROM_PAYLOAD = 1
 267
 268 ###
 269 ### Defaults of options that you may want to override in the target config file
 270 ###
 271
 272 ##
 273 ## The default compiler
 274 ##
 275 default CC="$(CROSS_COMPILE)gcc -m32"
 276 default HOSTCC="gcc"
 277
 278 ##
 279 ## Disable the gdb stub by default
 280 ##
 281 default CONFIG_GDB_STUB=0
 282
 283 ##
 284 ## The Serial Console
 285 ##
 286 default CONFIG_USE_PRINTK_IN_CAR=1
 287
 288 # To Enable the Serial Console
 289 default CONFIG_CONSOLE_SERIAL8250=1
 290
 291 ## Select the serial console baud rate
 292 default TTYS0_BAUD=115200
 293 #default TTYS0_BAUD=57600
 294 #default TTYS0_BAUD=38400
 295 #default TTYS0_BAUD=19200
 296 #default TTYS0_BAUD=9600
 297 #default TTYS0_BAUD=4800
 298 #default TTYS0_BAUD=2400
 299 #default TTYS0_BAUD=1200
 300
 301 # Select the serial console base port
 302 default TTYS0_BASE=0x3f8
 303
 304 # Select the serial protocol
 305 # This defaults to 8 data bits, 1 stop bit, and no parity
 306 default TTYS0_LCS=0x3
 307
 308 ##
 309 ### Select the coreboot loglevel
 310 ##
 311 ## EMERG      1   system is unusable
 312 ## ALERT      2   action must be taken immediately
 313 ## CRIT       3   critical conditions
 314 ## ERR        4   error conditions
 315 ## WARNING    5   warning conditions
 316 ## NOTICE     6   normal but significant condition
 317 ## INFO       7   informational
 318 ## DEBUG      8   debug-level messages
 319 ## SPEW       9   Way too many details
 320
 321 ## Request this level of debugging output
 322 default  DEFAULT_CONSOLE_LOGLEVEL=8
 323 ## At a maximum only compile in this level of debugging
 324 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 325
 326 ##
 327 ## Select power on after power fail setting
 328 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 329
 330 ### End Options.lb
 331 #
 332 # ROMFS
 333 #
 334 #
 335 default CONFIG_ROMFS=0
 336 end