src/mainboard/amd/serengeti_cheetah/Options.lb

   1 uses CONFIG_GENERATE_MP_TABLE
   2 uses CONFIG_GENERATE_PIRQ_TABLE
   3 uses CONFIG_GENERATE_ACPI_TABLES
   4 uses CONFIG_HAVE_ACPI_RESUME
   5 uses CONFIG_ACPI_SSDTX_NUM
   6 uses CONFIG_USE_FALLBACK_IMAGE
   7 uses CONFIG_USE_FAILOVER_IMAGE
   8 uses CONFIG_HAVE_FALLBACK_BOOT
   9 uses CONFIG_HAVE_FAILOVER_BOOT
  10 uses CONFIG_HAVE_HARD_RESET
  11 uses CONFIG_IRQ_SLOT_COUNT
  12 uses CONFIG_HAVE_OPTION_TABLE
  13 uses CONFIG_MAX_CPUS
  14 uses CONFIG_MAX_PHYSICAL_CPUS
  15 uses CONFIG_LOGICAL_CPUS
  16 uses CONFIG_IOAPIC
  17 uses CONFIG_SMP
  18 uses CONFIG_FALLBACK_SIZE
  19 uses CONFIG_FAILOVER_SIZE
  20 uses CONFIG_ROM_SIZE
  21 uses CONFIG_ROM_SECTION_SIZE
  22 uses CONFIG_ROM_IMAGE_SIZE
  23 uses CONFIG_ROM_SECTION_SIZE
  24 uses CONFIG_ROM_SECTION_OFFSET
  25 uses CONFIG_ROM_PAYLOAD
  26 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  27 uses CONFIG_PRECOMPRESSED_PAYLOAD
  28 uses CONFIG_ROMBASE
  29 uses CONFIG_XIP_ROM_SIZE
  30 uses CONFIG_XIP_ROM_BASE
  31 uses CONFIG_STACK_SIZE
  32 uses CONFIG_HEAP_SIZE
  33 uses CONFIG_USE_OPTION_TABLE
  34 uses CONFIG_LB_CKS_RANGE_START
  35 uses CONFIG_LB_CKS_RANGE_END
  36 uses CONFIG_LB_CKS_LOC
  37 uses CONFIG_MAINBOARD_PART_NUMBER
  38 uses CONFIG_MAINBOARD_VENDOR
  39 uses CONFIG_MAINBOARD
  40 uses CONFIG_MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  41 uses CONFIG_MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  42 uses COREBOOT_EXTRA_VERSION
  43 uses CONFIG_RAMBASE
  44 uses CONFIG_TTYS0_BAUD
  45 uses CONFIG_TTYS0_BASE
  46 uses CONFIG_TTYS0_LCS
  47 uses CONFIG_DEFAULT_CONSOLE_LOGLEVEL
  48 uses CONFIG_MAXIMUM_CONSOLE_LOGLEVEL
  49 uses CONFIG_MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  50 uses CONFIG_CONSOLE_SERIAL8250
  51 uses CONFIG_HAVE_INIT_TIMER
  52 uses CONFIG_GDB_STUB
  53 uses CONFIG_GDB_STUB
  54 uses CONFIG_CROSS_COMPILE
  55 uses CC
  56 uses HOSTCC
  57 uses CONFIG_OBJCOPY
  58 uses CONFIG_CONSOLE_VGA
  59 uses CONFIG_PCI_ROM_RUN
  60 uses CONFIG_HW_MEM_HOLE_SIZEK
  61 uses CONFIG_HW_MEM_HOLE_SIZE_AUTO_INC
  62 uses CONFIG_K8_HT_FREQ_1G_SUPPORT
  63
  64 uses CONFIG_HT_CHAIN_UNITID_BASE
  65 uses CONFIG_HT_CHAIN_END_UNITID_BASE
  66 uses CONFIG_SB_HT_CHAIN_ON_BUS0
  67 uses CONFIG_SB_HT_CHAIN_UNITID_OFFSET_ONLY
  68
  69 uses CONFIG_USE_DCACHE_RAM
  70 uses CONFIG_DCACHE_RAM_BASE
  71 uses CONFIG_DCACHE_RAM_SIZE
  72 uses CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE
  73 uses CONFIG_USE_INIT
  74
  75 uses CONFIG_SERIAL_CPU_INIT
  76
  77 uses CONFIG_ENABLE_APIC_EXT_ID
  78 uses CONFIG_APIC_ID_OFFSET
  79 uses CONFIG_LIFT_BSP_APIC_ID
  80
  81 uses CONFIG_PCI_64BIT_PREF_MEM
  82
  83 uses CONFIG_LB_MEM_TOPK
  84
  85 uses CONFIG_AP_CODE_IN_CAR
  86
  87 uses CONFIG_MEM_TRAIN_SEQ
  88
  89 uses CONFIG_WAIT_BEFORE_CPUS_INIT
  90
  91 uses CONFIG_USE_PRINTK_IN_CAR
  92
  93 ###
  94 ### Build options
  95 ###
  96
  97 ##
  98 ## CONFIG_ROM_SIZE is the size of boot ROM that this board will use.
  99 ##
 100 default CONFIG_ROM_SIZE=524288
 101
 102 ##
 103 ## CONFIG_FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 104 ##
 105
 106 default CONFIG_FALLBACK_SIZE = CONFIG_ROM_IMAGE_SIZE
 107 default CONFIG_FAILOVER_SIZE=0x01000
 108
 109 #more 1M for pgtbl
 110 default CONFIG_LB_MEM_TOPK=2048
 111
 112 ##
 113 ## Build code for the fallback boot
 114 ##
 115 default CONFIG_HAVE_FALLBACK_BOOT=1
 116 default CONFIG_HAVE_FAILOVER_BOOT=1
 117
 118 ##
 119 ## Build code to reset the motherboard from coreboot
 120 ##
 121 default CONFIG_HAVE_HARD_RESET=1
 122
 123 ##
 124 ## Build code to export a programmable irq routing table
 125 ##
 126 default CONFIG_GENERATE_PIRQ_TABLE=1
 127 default CONFIG_IRQ_SLOT_COUNT=11
 128
 129 ##
 130 ## Build code to export an x86 MP table
 131 ## Useful for specifying IRQ routing values
 132 ##
 133 default CONFIG_GENERATE_MP_TABLE=1
 134
 135 ## ACPI tables will be included
 136 default CONFIG_GENERATE_ACPI_TABLES=1
 137 ## extra SSDT num
 138 default CONFIG_ACPI_SSDTX_NUM=1
 139
 140 ##
 141 ## Build code to export a CMOS option table
 142 ##
 143 default CONFIG_HAVE_OPTION_TABLE=1
 144
 145 ##
 146 ## Move the default coreboot cmos range off of AMD RTC registers
 147 ##
 148 default CONFIG_LB_CKS_RANGE_START=49
 149 default CONFIG_LB_CKS_RANGE_END=122
 150 default CONFIG_LB_CKS_LOC=123
 151
 152 ##
 153 ## Build code for SMP support
 154 ## Only worry about 2 micro processors
 155 ##
 156 default CONFIG_SMP=1
 157 default CONFIG_MAX_CPUS=8
 158 default CONFIG_MAX_PHYSICAL_CPUS=4
 159 default CONFIG_LOGICAL_CPUS=1
 160
 161 default CONFIG_SERIAL_CPU_INIT=0
 162
 163 default CONFIG_ENABLE_APIC_EXT_ID=0
 164 default CONFIG_APIC_ID_OFFSET=0x8
 165 default CONFIG_LIFT_BSP_APIC_ID=1
 166
 167 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 168 #2G
 169 #default CONFIG_HW_MEM_HOLE_SIZEK=0x200000
 170 #1G
 171 default CONFIG_HW_MEM_HOLE_SIZEK=0x100000
 172 #512M
 173 #default CONFIG_HW_MEM_HOLE_SIZEK=0x80000
 174
 175 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 176 #default CONFIG_HW_MEM_HOLE_SIZE_AUTO_INC=1
 177
 178 #Opteron K8 1G HT Support
 179 default CONFIG_K8_HT_FREQ_1G_SUPPORT=1
 180
 181 #VGA Console
 182 default CONFIG_CONSOLE_VGA=1
 183 default CONFIG_PCI_ROM_RUN=1
 184
 185 #HT Unit ID offset, default is 1, the typical one
 186 default CONFIG_HT_CHAIN_UNITID_BASE=0xa
 187
 188 #real SB Unit ID, default is 0x20, mean dont touch it at last
 189 default CONFIG_HT_CHAIN_END_UNITID_BASE=0x6
 190
 191 #make the SB HT chain on bus 0, default is not (0)
 192 default CONFIG_SB_HT_CHAIN_ON_BUS0=2
 193
 194 #only offset for SB chain?, default is yes(1)
 195 #default CONFIG_SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 196
 197 #allow capable device use that above 4G
 198 #default CONFIG_PCI_64BIT_PREF_MEM=1
 199
 200 ##
 201 ## enable CACHE_AS_RAM specifics
 202 ##
 203 default CONFIG_USE_DCACHE_RAM=1
 204 default CONFIG_DCACHE_RAM_BASE=0xc8000
 205 default CONFIG_DCACHE_RAM_SIZE=0x08000
 206 default CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 207 default CONFIG_USE_INIT=0
 208
 209
 210 ##
 211 ## for rev F training on AP purpose
 212 ##
 213 default CONFIG_AP_CODE_IN_CAR=1
 214 default CONFIG_MEM_TRAIN_SEQ=1
 215 default CONFIG_WAIT_BEFORE_CPUS_INIT=1
 216
 217 ##
 218 ## Build code to setup a generic IOAPIC
 219 ##
 220 default CONFIG_IOAPIC=1
 221
 222 ##
 223 ## Clean up the motherboard id strings
 224 ##
 225 default CONFIG_MAINBOARD_PART_NUMBER="serengeti_cheetah"
 226 default CONFIG_MAINBOARD_VENDOR="AMD"
 227 default CONFIG_MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1022
 228 default CONFIG_MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2b80
 229
 230 ###
 231 ### coreboot layout values
 232 ###
 233
 234 ## CONFIG_ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 235 default CONFIG_ROM_IMAGE_SIZE = 65536 - CONFIG_FAILOVER_SIZE
 236
 237 ##
 238 ## Use a small 8K stack
 239 ##
 240 default CONFIG_STACK_SIZE=0x2000
 241
 242 ##
 243 ## Use a small 32K heap
 244 ##
 245 default CONFIG_HEAP_SIZE=0x8000
 246
 247 ##
 248 ## Only use the option table in a normal image
 249 ##
 250 default CONFIG_USE_OPTION_TABLE = (!CONFIG_USE_FALLBACK_IMAGE) && (!CONFIG_USE_FAILOVER_IMAGE )
 251
 252 ##
 253 ## Coreboot C code runs at this location in RAM
 254 ##
 255 default CONFIG_RAMBASE=0x00100000
 256
 257 ##
 258 ## Load the payload from the ROM
 259 ##
 260 default CONFIG_ROM_PAYLOAD = 1
 261
 262 ###
 263 ### Defaults of options that you may want to override in the target config file
 264 ###
 265
 266 ##
 267 ## The default compiler
 268 ##
 269 default CC="$(CONFIG_CROSS_COMPILE)gcc -m32"
 270 default HOSTCC="gcc"
 271
 272 ##
 273 ## Disable the gdb stub by default
 274 ##
 275 default CONFIG_GDB_STUB=0
 276
 277 ##
 278 ## The Serial Console
 279 ##
 280 default CONFIG_USE_PRINTK_IN_CAR=1
 281
 282 # To Enable the Serial Console
 283 default CONFIG_CONSOLE_SERIAL8250=1
 284
 285 ## Select the serial console baud rate
 286 default CONFIG_TTYS0_BAUD=115200
 287 #default CONFIG_TTYS0_BAUD=57600
 288 #default CONFIG_TTYS0_BAUD=38400
 289 #default CONFIG_TTYS0_BAUD=19200
 290 #default CONFIG_TTYS0_BAUD=9600
 291 #default CONFIG_TTYS0_BAUD=4800
 292 #default CONFIG_TTYS0_BAUD=2400
 293 #default CONFIG_TTYS0_BAUD=1200
 294
 295 # Select the serial console base port
 296 default CONFIG_TTYS0_BASE=0x3f8
 297
 298 # Select the serial protocol
 299 # This defaults to 8 data bits, 1 stop bit, and no parity
 300 default CONFIG_TTYS0_LCS=0x3
 301
 302 ##
 303 ### Select the coreboot loglevel
 304 ##
 305 ## EMERG      1   system is unusable
 306 ## ALERT      2   action must be taken immediately
 307 ## CRIT       3   critical conditions
 308 ## ERR        4   error conditions
 309 ## WARNING    5   warning conditions
 310 ## NOTICE     6   normal but significant condition
 311 ## INFO       7   informational
 312 ## CONFIG_DEBUG      8   debug-level messages
 313 ## SPEW       9   Way too many details
 314
 315 ## Request this level of debugging output
 316 default  CONFIG_DEFAULT_CONSOLE_LOGLEVEL=8
 317 ## At a maximum only compile in this level of debugging
 318 default  CONFIG_MAXIMUM_CONSOLE_LOGLEVEL=8
 319
 320 ##
 321 ## Select power on after power fail setting
 322 default CONFIG_MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 323
 324 ### End Options.lb
 325 end