src/mainboard/amd/mahogany_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20
  21 #define ASSEMBLY 1
  22 #define __PRE_RAM__
  23
  24 //#define SYSTEM_TYPE 0 /* SERVER */
  25 #define SYSTEM_TYPE 1   /* DESKTOP */
  26 //#define SYSTEM_TYPE 2 /* MOBILE */
  27
  28
  29 #define RAMINIT_SYSINFO 1
  30 #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  31
  32 #define SET_NB_CFG_54 1
  33
  34 //used by raminit
  35 #define QRANK_DIMM_SUPPORT 1
  36
  37 //used by incoherent_ht
  38 #define FAM10_SCAN_PCI_BUS 0
  39 #define FAM10_ALLOCATE_IO_RANGE 0
  40
  41 //used by init_cpus and fidvid
  42 #define FAM10_SET_FIDVID 1
  43 #define FAM10_SET_FIDVID_CORE_RANGE 0
  44
  45 #include <stdint.h>
  46 #include <string.h>
  47 #include <device/pci_def.h>
  48 #include <device/pci_ids.h>
  49 #include <arch/io.h>
  50 #include <device/pnp_def.h>
  51 #include <arch/romcc_io.h>
  52 #include <cpu/x86/lapic.h>
  53 #include "option_table.h"
  54 #include "pc80/mc146818rtc_early.c"
  55
  56 /* FIXME: Use console.c post_code function */
  57 static void post_code(u8 value) {
  58         outb(value, 0x80);
  59 }
  60
  61 #include "arch/i386/lib/console.c"
  62 #include "pc80/serial.c"
  63 #include "lib/ramtest.c"
  64 #include <cpu/amd/model_10xxx_rev.h>
  65 #include "northbridge/amd/amdfam10/raminit.h"
  66 #include "northbridge/amd/amdfam10/amdfam10.h"
  67
  68 #include "cpu/x86/lapic/boot_cpu.c"
  69 #include "northbridge/amd/amdfam10/reset_test.c"
  70
  71 #include <console/loglevel.h>
  72 #if 0
  73 void die(const char *msg);
  74 int do_printk(int msg_level, const char *fmt, ...) __attribute__((format(printf, 2, 3)));
  75 #define printk(BIOS_EMERG, fmt, arg...)   do_printk(BIOS_EMERG   ,fmt, ##arg)
  76 #endif
  77 #define printk(BIOS_INFO, fmt, arg...)   do_printk(BIOS_INFO   ,fmt, ##arg)
  78 #include "cpu/x86/bist.h"
  79
  80
  81 static int smbus_read_byte(u32 device, u32 address);
  82
  83 #include "superio/ite/it8718f/it8718f_early_serial.c"
  84 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  85 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  86
  87 #include "southbridge/amd/rs780/rs780_early_setup.c"
  88 #include "southbridge/amd/sb700/sb700_early_setup.c"
  89 #include "northbridge/amd/amdfam10/debug.c"
  90
  91 static void memreset_setup(void)
  92 {
  93 }
  94
  95
  96 static void memreset(int controllers, const struct mem_controller *ctrl)
  97 {
  98 }
  99
 100
 101 static void activate_spd_rom(const struct mem_controller *ctrl)
 102 {
 103 }
 104
 105
 106 static int spd_read_byte(u32 device, u32 address)
 107 {
 108         int result;
 109         result = smbus_read_byte(device, address);
 110         return result;
 111 }
 112
 113 #include "northbridge/amd/amdfam10/amdfam10.h"
 114 #include "northbridge/amd/amdht/ht_wrapper.c"
 115
 116 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
 117 #include "northbridge/amd/amdfam10/raminit_amdmct.c"
 118 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
 119
 120 #include "resourcemap.c"
 121 #include "cpu/amd/quadcore/quadcore.c"
 122 #include "cpu/amd/car/copy_and_run.c"
 123 #include "cpu/amd/car/post_cache_as_ram.c"
 124 #include "cpu/amd/model_10xxx/init_cpus.c"
 125 #include "cpu/amd/model_10xxx/fidvid.c"
 126
 127
 128 #include "northbridge/amd/amdfam10/early_ht.c"
 129 #include "southbridge/amd/sb700/sb700_early_setup.c"
 130
 131 //#include "spd_addr.h"
 132 #include "cpu/amd/microcode/microcode.c"
 133 #include "cpu/amd/model_10xxx/update_microcode.c"
 134
 135 #define RC00  0
 136 #define RC01  1
 137
 138 #define DIMM0 0x50
 139 #define DIMM1 0x51
 140 #define DIMM2 0x52
 141 #define DIMM3 0x53
 142
 143 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 144 {
 145
 146         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 147         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
 148         u32 bsp_apicid = 0;
 149         u32 val;
 150         msr_t msr;
 151
 152         if (!cpu_init_detectedx && boot_cpu()) {
 153                 /* Nothing special needs to be done to find bus 0 */
 154                 /* Allow the HT devices to be found */
 155                 /* mov bsp to bus 0xff when > 8 nodes */
 156                 set_bsp_node_CHtExtNodeCfgEn();
 157                 enumerate_ht_chain();
 158
 159                 sb700_pci_port80();
 160         }
 161
 162         post_code(0x30);
 163
 164         if (bist == 0) {
 165                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 166                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 167         }
 168
 169         post_code(0x32);
 170
 171         enable_rs780_dev8();
 172         sb700_lpc_init();
 173
 174         it8718f_enable_serial(0, CONFIG_TTYS0_BASE);
 175         uart_init();
 176         console_init();
 177         printk(BIOS_DEBUG, "\n");
 178
 179 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 180
 181         /* Halt if there was a built in self test failure */
 182         report_bist_failure(bist);
 183
 184         // Load MPB
 185         val = cpuid_eax(1);
 186         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 187         printk(BIOS_DEBUG, "*sysinfo range: ["); print_debug_hex32((u32)sysinfo); print_debug(","); print_debug_hex32((u32)sysinfo+sizeof(struct sys_info)); print_debug("]\n");
 188         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 189         printk(BIOS_DEBUG, "cpu_init_detectedx = %08x \n", cpu_init_detectedx);
 190
 191         /* Setup sysinfo defaults */
 192         set_sysinfo_in_ram(0);
 193
 194         update_microcode(val);
 195         post_code(0x33);
 196
 197         cpuSetAMDMSR();
 198         post_code(0x34);
 199
 200         amd_ht_init(sysinfo);
 201         post_code(0x35);
 202
 203         /* Setup nodes PCI space and start core 0 AP init. */
 204         finalize_node_setup(sysinfo);
 205
 206         /* Setup any mainboard PCI settings etc. */
 207         setup_mb_resource_map();
 208         post_code(0x36);
 209
 210         /* wait for all the APs core0 started by finalize_node_setup. */
 211         /* FIXME: A bunch of cores are going to start output to serial at once.
 212            It would be nice to fixup prink spinlocks for ROM XIP mode.
 213            I think it could be done by putting the spinlock flag in the cache
 214            of the BSP located right after sysinfo.
 215          */
 216         wait_all_core0_started();
 217
 218  #if CONFIG_LOGICAL_CPUS==1
 219         /* Core0 on each node is configured. Now setup any additional cores. */
 220         printk(BIOS_DEBUG, "start_other_cores()\n");
 221         start_other_cores();
 222         post_code(0x37);
 223         wait_all_other_cores_started(bsp_apicid);
 224  #endif
 225
 226         post_code(0x38);
 227
 228         /* run _early_setup before soft-reset. */
 229         rs780_early_setup();
 230         sb700_early_setup();
 231
 232  #if FAM10_SET_FIDVID == 1
 233         msr = rdmsr(0xc0010071);
 234         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 235
 236         /* FIXME: The sb fid change may survive the warm reset and only
 237            need to be done once.*/
 238         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 239
 240         post_code(0x39);
 241
 242         if (!warm_reset_detect(0)) {                    // BSP is node 0
 243                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 244         } else {
 245                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 246         }
 247
 248         post_code(0x3A);
 249
 250         /* show final fid and vid */
 251         msr=rdmsr(0xc0010071);
 252         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 253  #endif
 254
 255         rs780_htinit();
 256
 257         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 258         if (!warm_reset_detect(0)) {
 259                 print_info("...WARM RESET...\n\n\n");
 260                 soft_reset();
 261                 die("After soft_reset_x - shouldn't see this message!!!\n");
 262         }
 263
 264         post_code(0x3B);
 265
 266         /* It's the time to set ctrl in sysinfo now; */
 267         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 268         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 269         post_code(0x3D);
 270
 271         memreset_setup();
 272         post_code(0x40);
 273
 274 //      die("Die Before MCT init.");
 275
 276         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 277         raminit_amdmct(sysinfo);
 278         post_code(0x41);
 279
 280 /*
 281         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 282         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 283         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 284         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 285 */
 286
 287 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 288 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 289
 290
 291 //      die("After MCT init before CAR disabled.");
 292
 293         rs780_before_pci_init();
 294         sb700_before_pci_init();
 295
 296         post_code(0x42);
 297         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 298         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 299         post_code(0x43);        // Should never see this post code.
 300 }
 301