src/mainboard/amd/bimini_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 //used by incoherent_ht
  25 #define FAM10_SCAN_PCI_BUS 0
  26 #define FAM10_ALLOCATE_IO_RANGE 0
  27
  28 #include <stdint.h>
  29 #include <string.h>
  30 #include <device/pci_def.h>
  31 #include <device/pci_ids.h>
  32 #include <arch/io.h>
  33 #include <device/pnp_def.h>
  34 #include <arch/romcc_io.h>
  35 #include <cpu/x86/lapic.h>
  36 #include <console/console.h>
  37 #include <cpu/amd/model_10xxx_rev.h>
  38 #include "northbridge/amd/amdfam10/raminit.h"
  39 #include "northbridge/amd/amdfam10/amdfam10.h"
  40 #include "cpu/x86/lapic/boot_cpu.c"
  41 #include "northbridge/amd/amdfam10/reset_test.c"
  42 #include <console/loglevel.h>
  43 #include "cpu/x86/bist.h"
  44 #include "cpu/x86/mtrr/earlymtrr.c"
  45 #include <cpu/amd/mtrr.h>
  46 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  47 #include "southbridge/amd/rs780/early_setup.c"
  48 #include <SbEarly.h>
  49 #include <SBPLATFORM.h> /* SB OEM constants */
  50 #include <sb800_smbus.h>
  51 #include "northbridge/amd/amdfam10/debug.c"
  52
  53 static void activate_spd_rom(const struct mem_controller *ctrl)
  54 {
  55 }
  56
  57 static int spd_read_byte(u32 device, u32 address)
  58 {
  59         return do_smbus_read_byte(SMBUS_IO_BASE, device, address);
  60 }
  61
  62 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  63 #include "northbridge/amd/amdfam10/pci.c"
  64 #include "resourcemap.c"
  65 #include "cpu/amd/quadcore/quadcore.c"
  66 #include "cpu/amd/car/post_cache_as_ram.c"
  67 #include "cpu/amd/microcode/microcode.c"
  68 #include "cpu/amd/model_10xxx/update_microcode.c"
  69 #include "cpu/amd/model_10xxx/init_cpus.c"
  70 #include "northbridge/amd/amdfam10/early_ht.c"
  71
  72 #define RC00  0
  73 #define RC01  1
  74
  75 #define DIMM0 0x50
  76 #define DIMM1 0x51
  77 #define DIMM2 0x52
  78 #define DIMM3 0x53
  79
  80 #include <reset.h>
  81 void soft_reset(void)
  82 {
  83         set_bios_reset();
  84         /* link reset */
  85         outb(0x06, 0x0cf9);
  86 }
  87
  88 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx);
  89 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  90 {
  91         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
  92         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
  93         u32 bsp_apicid = 0, val;
  94         msr_t msr;
  95
  96         if (!cpu_init_detectedx && boot_cpu()) {
  97                 /* Nothing special needs to be done to find bus 0 */
  98                 /* Allow the HT devices to be found */
  99                 /* mov bsp to bus 0xff when > 8 nodes */
 100                 set_bsp_node_CHtExtNodeCfgEn();
 101                 enumerate_ht_chain();
 102
 103                 //enable port80 decoding and southbridge poweron init
 104                 sb_poweron_init();
 105                 SbStall(200); //wait 200us, bimini must wait otherwise need to reset.
 106         }
 107
 108         post_code(0x30);
 109
 110         if (bist == 0) {
 111                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 112                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 113         }
 114
 115         post_code(0x32);
 116
 117         enable_rs780_dev8();
 118
 119         uart_init();
 120         console_init();
 121         printk(BIOS_DEBUG, "\n");
 122
 123 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 124
 125         /* Halt if there was a built in self test failure */
 126         report_bist_failure(bist);
 127
 128         // Load MPB
 129         val = cpuid_eax(1);
 130         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 131         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 132         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 133         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 134
 135         /* Setup sysinfo defaults */
 136         set_sysinfo_in_ram(0);
 137
 138         update_microcode(val);
 139         post_code(0x33);
 140
 141         cpuSetAMDMSR();
 142         post_code(0x34);
 143
 144         amd_ht_init(sysinfo);
 145         post_code(0x35);
 146
 147         /* Setup nodes PCI space and start core 0 AP init. */
 148         finalize_node_setup(sysinfo);
 149
 150         /* Setup any mainboard PCI settings etc. */
 151         setup_mb_resource_map();
 152         post_code(0x36);
 153
 154         /* wait for all the APs core0 started by finalize_node_setup. */
 155         /* FIXME: A bunch of cores are going to start output to serial at once.
 156            It would be nice to fixup prink spinlocks for ROM XIP mode.
 157            I think it could be done by putting the spinlock flag in the cache
 158            of the BSP located right after sysinfo.
 159          */
 160         wait_all_core0_started();
 161
 162 #if CONFIG_LOGICAL_CPUS==1
 163         /* Core0 on each node is configured. Now setup any additional cores. */
 164         printk(BIOS_DEBUG, "start_other_cores()\n");
 165         start_other_cores();
 166         post_code(0x37);
 167         wait_all_other_cores_started(bsp_apicid);
 168 #endif
 169
 170         post_code(0x38);
 171
 172         /* run _early_setup before soft-reset. */
 173         rs780_early_setup();
 174
 175 #if CONFIG_SET_FIDVID == 1
 176         msr = rdmsr(0xc0010071);
 177         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 178
 179         /* FIXME: The sb fid change may survive the warm reset and only
 180            need to be done once.*/
 181         //enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 182
 183         post_code(0x39);
 184
 185         if (!warm_reset_detect(0)) {                    // BSP is node 0
 186                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 187         } else {
 188                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 189         }
 190
 191         post_code(0x3A);
 192
 193         /* show final fid and vid */
 194         msr=rdmsr(0xc0010071);
 195         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 196  #endif
 197
 198         rs780_htinit();
 199
 200         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 201         if (!warm_reset_detect(0)) {
 202                 print_info("...WARM RESET...\n\n\n");
 203                 soft_reset();
 204                 die("After soft_reset_x - shouldn't see this message!!!\n");
 205         }
 206
 207         post_code(0x3B);
 208
 209         /* It's the time to set ctrl in sysinfo now; */
 210         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 211         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 212
 213         post_code(0x40);
 214
 215 //      die("Die Before MCT init.");
 216
 217         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 218         raminit_amdmct(sysinfo);
 219         post_code(0x41);
 220
 221 /*
 222         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 223         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 224         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 225         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 226 */
 227
 228 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 229 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 230
 231 //      die("After MCT init before CAR disabled.");
 232
 233         rs780_before_pci_init();
 234
 235         post_code(0x42);
 236         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 237         post_code(0x43);        // Should never see this post code.
 238 }