src/include/cpu/amd/gx2def.h

   1 #ifndef CPU_AMD_GX2DEF_H
   2 #define CPU_AMD_GX2DEF_H
   3
   4 #define CPU_ID_1_X              0x540   /* Stepping ID 1.x*/
   5 #define CPU_ID_2_0              0x551   /* Stepping ID 2.0*/
   6 #define CPU_ID_2_1              0x552   /* Stepping ID 2.1*/
   7 #define CPU_ID_2_2              0x553   /* Stepping ID 2.2*/
   8
   9 #define CPU_REV_1_0             0x011
  10 #define CPU_REV_1_1             0x012
  11 #define CPU_REV_1_2             0x013
  12 #define CPU_REV_1_3             0x014
  13 #define CPU_REV_2_0             0x020
  14 #define CPU_REV_2_1             0x021
  15 #define CPU_REV_2_2             0x022
  16 #define CPU_REV_3_0             0x030
  17
  18 /* GeodeLink Control Processor Registers, GLIU1, Port 3 */
  19 #define GLCP_CLK_DIS_DELAY      0x4c000008
  20 #define GLCP_PMCLKDISABLE       0x4c000009
  21 #define GLCP_CHIP_REVID         0x4c000017
  22
  23 /* GLCP_SYS_RSTPLL, Upper 32 bits */
  24 #define GLCP_SYS_RSTPLL_MDIV_SHIFT      9
  25 #define GLCP_SYS_RSTPLL_VDIV_SHIFT      6
  26 #define GLCP_SYS_RSTPLL_FBDIV_SHIFT     0
  27
  28 /* GLCP_SYS_RSTPLL, Lower 32 bits */
  29 #define GLCP_SYS_RSTPLL_SWFLAGS_SHIFT           26
  30 #define GLCP_SYS_RSTPLL_SWFLAGS_MASK            (0x3f << 26)
  31 #define GLCP_SYS_RSTPLL_LOCKWAIT                24
  32 #define GLCP_SYS_RSTPLL_HOLDCOUNT               16
  33 #define GLCP_SYS_RSTPLL_BYPASS                  15
  34 #define GLCP_SYS_RSTPLL_PD                      14
  35 #define GLCP_SYS_RSTPLL_RESETPLL                13
  36 #define GLCP_SYS_RSTPLL_DDRMODE                 10
  37 #define GLCP_SYS_RSTPLL_VA_SEMI_SYNC_MODE       9
  38 #define GLCP_SYS_RSTPLL_PCI_SEMI_SYNC_MODE      8
  39 #define GLCP_SYS_RSTPLL_CHIP_RESET              0
  40
  41 /* MSR routing as follows */
  42 /* MSB = 1 means not for CPU */
  43 /* next 3 bits 1st port */
  44 /* next3 bits next port if through an GLIU */
  45 /* etc... */
  46
  47 /* Redcloud as follows. */
  48 /* GLIU0*/
  49 /*      port0 - GLIU0 */
  50 /*      port1 - MC */
  51 /*      port2 - GLIU1 */
  52 /*      port3 - CPU */
  53 /*      port4 - VG */
  54 /*      port5 - GP */
  55 /*      port6 - DF */
  56
  57 /* GLIU1*/
  58 /*      port1 - GLIU0 */
  59 /*      port3 - GLCP */
  60 /*      port4 - PCI */
  61 /*      port5 - FG */
  62
  63 #define GL0_GLIU0       0
  64 #define GL0_MC          1
  65 #define GL0_GLIU1       2
  66 #define GL0_CPU         3
  67 #define GL0_VG          4
  68 #define GL0_GP          5
  69 #define GL0_DF          6
  70
  71 #define GL1_GLIU0       1
  72 #define GL1_GLCP        3
  73 #define GL1_PCI         4
  74 #define GL1_FG          5
  75 #define GL1_VIP         5
  76 #define GL1_AES         6
  77
  78 #define MSR_GLIU0       (GL0_GLIU0      << 29) + (1 << 28)      /* 1000xxxx - To get on GeodeLink one bit has to be set */
  79 #define MSR_MC          (GL0_MC         << 29)                  /* 2000xxxx */
  80 #define MSR_GLIU1       (GL0_GLIU1      << 29)                  /* 4000xxxx */
  81 #define MSR_CPU         (GL0_CPU        << 29)                  /* 6000xxxx - this is not used for BIOS since code executing on CPU doesn't need to be routed */
  82 #define MSR_VG          (GL0_VG         << 29)                  /* 8000xxxx */
  83 #define MSR_GP          (GL0_GP         << 29)                  /* A000xxxx */
  84 #define MSR_DF          (GL0_DF         << 29)                  /* C000xxxx */
  85
  86 #define MSR_GLCP        (GL1_GLCP << 26) + MSR_GLIU1            /* 4C00xxxx */
  87 #define MSR_PCI         (GL1_PCI << 26) + MSR_GLIU1             /* 5000xxxx */
  88 #define MSR_FG          (GL1_FG << 26) + MSR_GLIU1              /* 5400xxxx */
  89 #define MSR_VIP         ((GL1_VIP << 26) + MSR_GLIU1)           /* 5400xxxx */
  90 #define MSR_AES         ((GL1_AES << 26) + MSR_GLIU1)           /* 5800xxxx */
  91
  92 /* South Bridge */
  93 #define SB_PORT 2                       /* port of the SouthBridge */
  94
  95 /* GeodeLink Interface Unit 0 (GLIU0) port0 */
  96 #define GLIU0_GLD_MSR_CAP               (MSR_GLIU0 + 0x2000)
  97 #define GLIU0_GLD_MSR_PM                (MSR_GLIU0 + 0x2004)
  98
  99 #define GLIU0_DESC_BASE                 (MSR_GLIU0 + 0x20)
 100 #define GLIU0_CAP                       (MSR_GLIU0 + 0x86)
 101 #define GLIU0_GLD_MSR_COH               (MSR_GLIU0 + 0x80)
 102
 103 /* Memory Controller GLIU0 port 1 */
 104 #define MC_GLD_MSR_CAP                  (MSR_MC + 0x2000)
 105 #define MC_GLD_MSR_PM                   (MSR_MC + 0x2004)
 106
 107 #define MC_CF07_DATA                            (MSR_MC + 0x18)
 108 #define         CF07_UPPER_D1_SZ_SHIFT          28
 109 #define         CF07_UPPER_D1_MB_SHIFT          24
 110 #define         CF07_UPPER_D1_CB_SHIFT          20
 111 #define         CF07_UPPER_D1_PSZ_SHIFT         16
 112 #define         CF07_UPPER_D0_SZ_SHIFT          12
 113 #define         CF07_UPPER_D0_MB_SHIFT          8
 114 #define         CF07_UPPER_D0_CB_SHIFT          4
 115 #define         CF07_UPPER_D0_PSZ_SHIFT         0
 116 #define         CF07_LOWER_REF_INT_SHIFT        8
 117 #define         CF07_LOWER_LOAD_MODE_DDR_SET    (1 << 28)
 118 #define         CF07_LOWER_LOAD_MODE_DLL_RESET  (1 << 27)
 119 #define         CF07_LOWER_EMR_QFC_SET          (1 << 26)
 120 #define         CF07_LOWER_EMR_DRV_SET          (1 << 25)
 121 #define         CF07_LOWER_REF_TEST_SET         (1 << 3)
 122 #define         CF07_LOWER_PROG_DRAM_SET        (1 << 0)
 123
 124 #define MC_CF8F_DATA                            (MSR_MC + 0x19)
 125 #define         CF8F_UPPER_XOR_BS_SHIFT         19
 126 #define         CF8F_UPPER_XOR_MB0_SHIFT        18
 127 #define         CF8F_UPPER_XOR_BA1_SHIFT        17
 128 #define         CF8F_UPPER_XOR_BA0_SHIFT        16
 129 #define         CF8F_UPPER_REORDER_DIS_SET      (1 << 8)
 130 #define         CF8F_UPPER_REG_DIMM_SHIFT       4
 131 #define         CF8F_LOWER_CAS_LAT_SHIFT        28
 132 #define         CF8F_LOWER_REF2ACT_SHIFT        24
 133 #define         CF8F_LOWER_ACT2PRE_SHIFT        20
 134 #define         CF8F_LOWER_PRE2ACT_SHIFT        16
 135 #define         CF8F_LOWER_ACT2CMD_SHIFT        12
 136 #define         CF8F_LOWER_ACT2ACT_SHIFT        8
 137 #define         CF8F_UPPER_32BIT_SET            (1 << 5)
 138 #define         CF8F_UPPER_HOI_LOI_SET          (1 << 1)
 139
 140 #define MC_CF1017_DATA                          (MSR_MC + 0x1A)
 141 #define         CF1017_LOWER_PM1_UP_DLY_SET     (1 << 8)
 142 #define         CF1017_LOWER_WR2DAT_SHIFT       0
 143
 144 #define MC_CFCLK_DBUG                           (MSR_MC + 0x1D)
 145 #define         CFCLK_UPPER_MTST_B2B_DIS_SET    (1 << 2)
 146 #define         CFCLK_UPPER_MTST_DQS_EN_SET     (1 << 1)
 147 #define         CFCLK_UPPER_MTEST_EN_SET        (1 << 0)
 148 #define         CFCLK_LOWER_MASK_CKE_SET1       (1 << 9)
 149 #define         CFCLK_LOWER_MASK_CKE_SET0       (1 << 8)
 150 #define         CFCLK_LOWER_SDCLK_SET           (0x0F << 0)
 151
 152 #define MC_CF_RDSYNC                            (MSR_MC + 0x1F)
 153
 154 /* GLIU1 GLIU0 port2 */
 155 #define GLIU1_GLD_MSR_CAP                       (MSR_GLIU1 + 0x2000)
 156 #define GLIU1_GLD_MSR_PM                        (MSR_GLIU1 + 0x2004)
 157 #define GLIU1_GLD_MSR_COH                       (MSR_GLIU1 + 0x80)
 158
 159 /* CPU  ; does not need routing instructions since we are executing there. */
 160 #define CPU_GLD_MSR_CAP                         0x2000
 161 #define CPU_GLD_MSR_CONFIG                      0x2001
 162 #define CPU_GLD_MSR_PM                          0x2004
 163 #define CPU_GLD_MSR_DIAG                        0x2005
 164 #define         DIAG_SEL1_MODE_SHIFT            16
 165 #define         DIAG_SEL1_SET                   (1 << 31)
 166 #define         DIAG_SEL0__MODE_SHIFT           0
 167 #define         DIAG_SET0_SET                   (1 << 15)
 168 #define CPU_PF_BTB_CONF                         0x1100
 169 #define         BTB_ENABLE_SET                  (1 << 0)
 170 #define         RETURN_STACK_ENABLE_SET         (1 << 4)
 171 #define CPU_PF_BTBRMA_BIST                      0x110C
 172 #define CPU_XC_CONFIG                           0x1210
 173 #define         XC_CONFIG_SUSP_ON_HLT           (1 << 0)
 174 #define CPU_ID_CONFIG                           0x1250
 175 #define         ID_CONFIG_SERIAL_SET            (1 << 0)
 176 #define CPU_AC_MSR                              0x1301
 177 #define CPU_EX_BIST                             0x1428
 178
 179 /* IM */
 180 #define CPU_IM_CONFIG                           0x1700
 181 #define         IM_CONFIG_LOWER_ICD_SET         (1 << 8)
 182 #define         IM_CONFIG_LOWER_QWT_SET         (1 << 20)
 183 #define CPU_IC_INDEX                            0x1710
 184 #define CPU_IC_DATA                             0x1711
 185 #define CPU_IC_TAG                              0x1712
 186 #define CPU_IC_TAG_I                            0x1713
 187 #define CPU_ITB_INDEX                           0x1720
 188 #define CPU_ITB_LRU                             0x1721
 189 #define CPU_ITB_ENTRY                           0x1722
 190 #define CPU_ITB_ENTRY_I                         0x1723
 191 #define CPU_IM_BIST_TAG                         0x1730
 192 #define CPU_IM_BIST_DATA                        0x1731
 193
 194 /* various CPU MSRs */
 195 #define CPU_DM_CONFIG0                          0x1800
 196 #define         DM_CONFIG0_UPPER_WSREQ_SHIFT    12
 197 #define         DM_CONFIG0_LOWER_DCDIS_SET      (1<<8)
 198 #define         DM_CONFIG0_LOWER_WBINVD_SET     (1<<5)
 199 #define         DM_CONFIG0_LOWER_MISSER_SET     (1<<1)
 200
 201 /* configuration MSRs */
 202 #define CPU_RCONF_DEFAULT                               0x1808
 203 #define         RCONF_DEFAULT_UPPER_ROMRC_SHIFT         24
 204 #define         RCONF_DEFAULT_UPPER_ROMBASE_SHIFT       4
 205 #define         RCONF_DEFAULT_UPPER_DEVRC_HI_SHIFT      0
 206 #define         RCONF_DEFAULT_LOWER_DEVRC_LOW_SHIFT     28
 207 #define         RCONF_DEFAULT_LOWER_SYSTOP_SHIFT        8
 208 #define         RCONF_DEFAULT_LOWER_SYSRC_SHIFT         0
 209 #define CPU_RCONF_BYPASS                                0x180A
 210 #define CPU_RCONF_A0_BF                                 0x180B
 211 #define CPU_RCONF_C0_DF                                 0x180C
 212 #define CPU_RCONF_E0_FF                                 0x180D
 213 #define CPU_RCONF_SMM                                   0x180E
 214 #define         RCONF_SMM_UPPER_SMMTOP_SHIFT            12
 215 #define         RCONF_SMM_UPPER_RCSMM_SHIFT             0
 216 #define         RCONF_SMM_LOWER_SMMBASE_SHIFT           12
 217 #define         RCONF_SMM_LOWER_RCNORM_SHIFT            0
 218 #define         RCONF_SMM_LOWER_EN_SET                  (1<<8)
 219 #define CPU_RCONF_DMM                                   0x180F
 220 #define         RCONF_DMM_UPPER_DMMTOP_SHIFT            12
 221 #define         RCONF_DMM_UPPER_RCDMM_SHIFT             0
 222 #define         RCONF_DMM_LOWER_DMMBASE_SHIFT           12
 223 #define         RCONF_DMM_LOWER_RCNORM_SHIFT            0
 224 #define         RCONF_DMM_LOWER_EN_SET                  (1<<8)
 225
 226 #define CPU_RCONF0                      0x1810
 227 #define CPU_RCONF1                      0x1811
 228 #define CPU_RCONF2                      0x1812
 229 #define CPU_RCONF3                      0x1813
 230 #define CPU_RCONF4                      0x1814
 231 #define CPU_RCONF5                      0x1815
 232 #define CPU_RCONF6                      0x1816
 233 #define CPU_RCONF7                      0x1817
 234 #define CPU_CR1_MSR                     0x1881
 235 #define CPU_CR2_MSR                     0x1882
 236 #define CPU_CR3_MSR                     0x1883
 237 #define CPU_CR4_MSR                     0x1884
 238 #define CPU_DC_INDEX                    0x1890
 239 #define CPU_DC_DATA                     0x1891
 240 #define CPU_DC_TAG                      0x1892
 241 #define CPU_DC_TAG_I                    0x1893
 242 #define CPU_SNOOP                       0x1894
 243 #define CPU_DTB_INDEX                   0x1898
 244 #define CPU_DTB_LRU                     0x1899
 245 #define CPU_DTB_ENTRY                   0x189A
 246 #define CPU_DTB_ENTRY_I                 0x189B
 247 #define CPU_L2TB_INDEX                  0x189C
 248 #define CPU_L2TB_LRU                    0x189D
 249 #define CPU_L2TB_ENTRY                  0x189E
 250 #define CPU_L2TB_ENTRY_I                0x189F
 251 #define CPU_DM_BIST                     0x18C0
 252
 253 /* SMM */
 254 #define CPU_AC_SMM_CTL                  0x1301
 255 #define         SMM_NMI_EN_SET          (1<<0)
 256 #define         SMM_SUSP_EN_SET         (1<<1)
 257 #define         NEST_SMI_EN_SET         (1<<2)
 258 #define         SMM_INST_EN_SET         (1<<3)
 259 #define         INTL_SMI_EN_SET         (1<<4)
 260 #define         EXTL_SMI_EN_SET         (1<<5)
 261
 262 #define CPU_FPU_MSR_MODE                0x1A00
 263 #define         FPU_IE_SET              (1<<0)
 264
 265 #define CPU_FP_UROM_BIST                0x1A03
 266
 267 #define CPU_BC_CONF_0                   0x1900
 268 #define         TSC_SUSP_SET            (1<<5)
 269 #define         SUSP_EN_SET             (1<<12)
 270
 271 /* VG GLIU0 port4 */
 272 #define VG_GLD_MSR_CAP                  (MSR_VG + 0x2000)
 273 #define VG_GLD_MSR_CONFIG               (MSR_VG + 0x2001)
 274 #define VG_GLD_MSR_PM                   (MSR_VG + 0x2004)
 275
 276 #define GP_GLD_MSR_CAP                  (MSR_GP + 0x2000)
 277 #define GP_GLD_MSR_CONFIG               (MSR_GP + 0x2001)
 278 #define GP_GLD_MSR_PM                   (MSR_GP + 0x2004)
 279
 280 /* DF GLIU0 port6 */
 281 #define DF_GLD_MSR_CAP                  (MSR_DF + 0x2000)
 282 #define DF_GLD_MSR_MASTER_CONF          (MSR_DF + 0x2001)
 283 #define         DF_LOWER_LCD_SHIFT      6
 284 #define DF_GLD_MSR_PM                   (MSR_DF + 0x2004)
 285
 286 /* GeodeLink Control Processor GLIU1 port3 */
 287 #define GLCP_GLD_MSR_CAP                (MSR_GLCP + 0x2000)
 288 #define GLCP_GLD_MSR_CONF               (MSR_GLCP + 0x2001)
 289 #define GLCP_GLD_MSR_PM                 (MSR_GLCP + 0x2004)
 290
 291 #define GLCP_DELAY_CONTROLS             (MSR_GLCP + 0x0F)
 292
 293 #define GLCP_SYS_RSTPLL                         (MSR_GLCP +0x14 /* R/W */)
 294 #define         RSTPLL_UPPER_MDIV_SHIFT         9
 295 #define         RSTPLL_UPPER_VDIV_SHIFT         6
 296 #define         RSTPLL_UPPER_FBDIV_SHIFT        0
 297 #define         RSTPLL_LOWER_SWFLAGS_SHIFT      26
 298 #define         RSTPLL_LOWER_SWFLAGS_MASK       (0x3F<<RSTPLL_LOWER_SWFLAGS_SHIFT)
 299 #define         RSTPPL_LOWER_HOLD_COUNT_SHIFT   16
 300 #define         RSTPPL_LOWER_BYPASS_SHIFT       15
 301 #define         RSTPPL_LOWER_TST_SHIFT          11
 302 #define         RSTPPL_LOWER_SDRMODE_SHIFT      10
 303 #define         RSTPPL_LOWER_BOOTSTRAP_SHIFT    4
 304 #define         RSTPPL_LOWER_LOCK_SET           (1<<25)
 305 #define         RSTPPL_LOWER_LOCKWAIT_SET       (1<<24)
 306 #define         RSTPPL_LOWER_BYPASS_SET         (1<<15)
 307 #define         RSTPPL_LOWER_PD_SET             (1<<14)
 308 #define         RSTPPL_LOWER_PLL_RESET_SET      (1<<13)
 309 #define         RSTPPL_LOWER_SDRMODE_SET        (1<<10)
 310 #define         RSTPPL_LOWER_CPU_SEMI_SYNC_SET  (1<<9)
 311 #define         RSTPPL_LOWER_PCI_SEMI_SYNC_SET  (1<<8)
 312 #define         RSTPPL_LOWER_CHIP_RESET_SET     (1<<0)
 313
 314 #define GLCP_DOTPLL                     (MSR_GLCP + 0x15        /* R/W */)
 315 #define         DOTPPL_LOWER_PD_SET     (1<<14)
 316
 317 /* GLIU1 port 4 */
 318 #define GLPCI_GLD_MSR_CAP       (MSR_PCI + 0x2000)
 319 #define GLPCI_GLD_MSR_CONFIG    (MSR_PCI + 0x2001)
 320 #define GLPCI_GLD_MSR_PM        (MSR_PCI + 0x2004)
 321
 322 #define GLPCI_CTRL                              (MSR_PCI + 0x2010)
 323 #define         GLPCI_CTRL_UPPER_FTH_SHIFT      28
 324 #define         GLPCI_CTRL_UPPER_RTH_SHIFT      24
 325 #define         GLPCI_CTRL_UPPER_SBRTH_SHIFT    20
 326 #define         GLPCI_CTRL_UPPER_DTL_SHIFT      14
 327 #define         GLPCI_CTRL_UPPER_WTO_SHIFT      11
 328 #define         GLPCI_CTRL_UPPER_LAT_SHIFT      3
 329 #define         GLPCI_CTRL_UPPER_ILTO_SHIFT     8
 330 #define         GLPCI_CTRL_LOWER_IRFT_SHIFT     18
 331 #define         GLPCI_CTRL_LOWER_IRFC_SHIFT     16
 332 #define         GLPCI_CTRL_LOWER_ER_SET         (1<<11)
 333 #define         GLPCI_CTRL_LOWER_LDE_SET        (1<<9)
 334 #define         GLPCI_CTRL_LOWER_OWC_SET        (1<<4)
 335 #define         GLPCI_CTRL_LOWER_IWC_SET        (1<<3)
 336 #define         GLPCI_CTRL_LOWER_PCD_SET        (1<<2)
 337 #define         GLPCI_CTRL_LOWER_ME_SET         (1<<0)
 338
 339 #define GLPCI_ARB                               (MSR_PCI + 0x2011)
 340 #define         GLPCI_ARB_UPPER_BM1_SET         (1<<17)
 341 #define         GLPCI_ARB_UPPER_BM0_SET         (1<<16)
 342 #define         GLPCI_ARB_UPPER_CPRE_SET        (1<<15)
 343 #define         GLPCI_ARB_UPPER_PRE2_SET        (1<<10)
 344 #define         GLPCI_ARB_UPPER_PRE1_SET        (1<<9)
 345 #define         GLPCI_ARB_UPPER_PRE0_SET        (1<<8)
 346 #define         GLPCI_ARB_UPPER_CRME_SET        (1<<7)
 347 #define         GLPCI_ARB_UPPER_RME2_SET        (1<<2)
 348 #define         GLPCI_ARB_UPPER_RME1_SET        (1<<1)
 349 #define         GLPCI_ARB_UPPER_RME0_SET        (1<<0)
 350 #define         GLPCI_ARB_LOWER_PRCM_SHIFT      24
 351 #define         GLPCI_ARB_LOWER_FPVEC_SHIFT     16
 352 #define         GLPCI_ARB_LOWER_RMT_SHIFT       6
 353 #define         GLPCI_ARB_LOWER_IIE_SET         (1<<8)
 354 #define         GLPCI_ARB_LOWER_PARK_SET        (1<<0)
 355
 356 #define GLPCI_REN                               (MSR_PCI + 0x2014)
 357 #define GLPCI_A0_BF                             (MSR_PCI + 0x2015)
 358 #define GLPCI_C0_DF                             (MSR_PCI + 0x2016)
 359 #define GLPCI_E0_FF                             (MSR_PCI + 0x2017)
 360 #define GLPCI_RC0                               (MSR_PCI + 0x2018)
 361 #define GLPCI_RC1                               (MSR_PCI + 0x2019)
 362 #define GLPCI_RC2                               (MSR_PCI + 0x201A)
 363 #define GLPCI_RC3                               (MSR_PCI + 0x201B)
 364 #define GLPCI_RC4                               (MSR_PCI + 0x201C)
 365 #define         GLPCI_RC_UPPER_TOP_SHIFT        12
 366 #define         GLPCI_RC_LOWER_BASE_SHIFT       12
 367 #define         GLPCI_RC_LOWER_EN_SET           (1<<8)
 368 #define         GLPCI_RC_LOWER_PF_SET           (1<<5)
 369 #define         GLPCI_RC_LOWER_WC_SET           (1<<4)
 370 #define         GLPCI_RC_LOWER_WP_SET           (1<<2)
 371 #define         GLPCI_RC_LOWER_CD_SET           (1<<0)
 372 #define GLPCI_ExtMSR                            (MSR_PCI + 0x201E)
 373 #define GLPCI_SPARE                             (MSR_PCI + 0x201F)
 374 #define         GLPCI_SPARE_LOWER_AILTO_SET     (1<<6)
 375 #define         GLPCI_SPARE_LOWER_PPD_SET       (1<<5)
 376 #define         GLPCI_SPARE_LOWER_PPC_SET       (1<<4)
 377 #define         GLPCI_SPARE_LOWER_MPC_SET       (1<<3)
 378 #define         GLPCI_SPARE_LOWER_MME_SET       (1<<2)
 379 #define         GLPCI_SPARE_LOWER_NSE_SET       (1<<1)
 380 #define         GLPCI_SPARE_LOWER_SUPO_SET      (1<<0)
 381
 382 /* FooGlue GLIU1 port 5 */
 383 #define FG_GLD_MSR_CAP          (MSR_FG + 0x2000)
 384 #define FG_GLD_MSR_PM           (MSR_FG + 0x2004)
 385
 386 /* VIP GLIU1 port 5 */
 387 #define VIP_GLD_MSR_CAP         (MSR_VIP + 0x2000)
 388 #define VIP_GLD_MSR_CONFIG      (MSR_VIP + 0x2001)
 389 #define VIP_GLD_MSR_PM          (MSR_VIP + 0x2004)
 390 #define VIP_BIST                (MSR_VIP + 0x2005)
 391 #define VIP_GIO_MSR_SEL         (MSR_VIP + 0x2010)
 392
 393 /* AES GLIU1 port 6 */
 394 #define AES_GLD_MSR_CAP         (MSR_AES + 0x2000)
 395 #define AES_GLD_MSR_CONFIG      (MSR_AES + 0x2001)
 396 #define AES_GLD_MSR_PM          (MSR_AES + 0x2004)
 397 #define AES_CONTROL             (MSR_AES + 0x2006)
 398
 399 /* from MC spec */
 400 #define MIN_MOD_BANKS           1
 401 #define MAX_MOD_BANKS           2
 402 #define MIN_DEV_BANKS           2
 403 #define MAX_DEV_BANKS           4
 404 #define MAX_COL_ADDR            17
 405
 406 /* more fun stuff */
 407 #define BM                      1       /* Base Mask - map power of 2 size aligned region */
 408 #define BMO                     2       /* BM with an offset */
 409 #define R                       3       /* Range - 4k range minimum */
 410 #define RO                      4       /* R with offset */
 411 #define SC                      5       /* Swiss 0xCeese - maps a 256K region in to 16K 0xcunks. Set W/R */
 412 #define BMIO                    6       /* Base Mask IO */
 413 #define SCIO                    7       /* Swiss 0xCeese IO */
 414 #define SC_SHADOW               8       /* Special marker for Shadow SC descriptors so setShadow proc is independant of CPU */
 415 #define R_SYSMEM                9       /* Special marker for SYSMEM R descriptors so GLIUInit proc is independant of CPU */
 416 #define BMO_SMM                 10      /* Specail marker for SMM */
 417 #define BM_SMM                  11      /* Specail marker for SMM */
 418 #define BMO_DMM                 12      /* Specail marker for DMM */
 419 #define BM_DMM                  13      /* Specail marker for DMM */
 420 #define RO_FB                   14      /* special for Frame buffer. */
 421 #define R_FB                    15      /* special for FB. */
 422 #define OTHER                   0x0FE   /* Special marker for other */
 423 #define GL_END                  0x0FF   /* end */
 424
 425 #define MSR_GL0 (GL1_GLIU0 << 29)
 426
 427 /* Set up desc addresses from 20 - 3f */
 428 /* This is chip specific! */
 429 #define MSR_GLIU0_BASE1         (MSR_GLIU0 + 0x20)      /* BM */
 430 #define MSR_GLIU0_BASE2         (MSR_GLIU0 + 0x21)      /* BM */
 431 #define MSR_GLIU0_SHADOW        (MSR_GLIU0 + 0x2C)      /* SCO should only be SC */
 432 #define MSR_GLIU0_SYSMEM        (MSR_GLIU0 + 0x28)      /* RO should only be R */
 433 #define MSR_GLIU0_SMM           (MSR_GLIU0 + 0x26)      /* BMO */
 434 #define MSR_GLIU0_DMM           (MSR_GLIU0 + 0x27)      /* BMO */
 435
 436 #define MSR_GLIU1_BASE1         (MSR_GLIU1 + 0x20)      /* BM */
 437 #define MSR_GLIU1_BASE2         (MSR_GLIU1 + 0x21)      /* BM */
 438 #define MSR_GLIU1_SHADOW        (MSR_GLIU1 + 0x2D)      /* SCO should only be SC */
 439 #define MSR_GLIU1_SYSMEM        (MSR_GLIU1 + 0x29)      /* RO should only be R */
 440 #define MSR_GLIU1_SMM           (MSR_GLIU1 + 0x23)      /* BM */
 441 #define MSR_GLIU1_DMM           (MSR_GLIU1 + 0x24)      /* BM */
 442 #define MSR_GLIU1_FPU_TRAP      (MSR_GLIU1 + 0x0E3)     /* FooGlue F0 for FPU */
 443
 444 /* definitions that are "once you are mostly up, start VSA" type things */
 445 #define SMM_OFFSET              0x40400000
 446 #define SMM_SIZE                128             /* changed SMM_SIZE from 256 KB to 128 KB */
 447 #define DMM_OFFSET              0x0C0000000
 448 #define DMM_SIZE                128
 449 #define FB_OFFSET               0x41000000
 450 #define PCI_MEM_TOP             0x0EFFFFFFF     /* Top of PCI mem allocation region */
 451 #define PCI_IO_TOP              0x0EFFF         /* Top of PCI I/O allocation region */
 452 #define END_OPTIONROM_SPACE     0x0DFFF         /* E0000 is reserved for SystemROMs */
 453
 454 #define MDD_SMBUS               0x06000         /* SMBUS IO location */
 455 #define MDD_GPIO                0x06100         /* GPIO & ICF IO location */
 456 #define MDD_MFGPT               0x06200         /* General Purpose Timers IO location */
 457 #define MDD_IRQ_MAPPER          0x06300         /* IRQ Mapper */
 458 #define ACPI_BASE               0x09C00         /* ACPI Base */
 459 #define MDD_PM                  0x09D00         /* Power Management Logic - placed at the end of ACPI */
 460
 461 #define CS5535_IDSEL            0x02000000      /* IDSEL = AD25, device #15 */
 462 #define CHIPSET_DEV_NUM         15
 463 #define IDSEL_BASE              11              /* bit 11 = device 1 */
 464
 465 /* SB LBAR IO + MEMORY MAP */
 466 #define SMBUS_BASE              (0x6000)
 467 #define GPIO_BASE               (0x6100)
 468 #define MFGPT_BASE              (0x6200)
 469 #define IRQMAP_BASE             (0x6300)
 470 #define PMLogic_BASE            (0x9D00)
 471
 472
 473 #if !defined(__ROMCC__)  && !defined(ASSEMBLY)
 474 #if defined(__PRE_RAM__)
 475 void cpuRegInit(void);
 476 void SystemPreInit(void);
 477 #endif
 478 void cpubug(void);
 479 #endif
 480
 481 #endif /* CPU_AMD_GX2DEF_H */