src/cpu/x86/smm/smmrelocate.S

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2008-2010 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 // Make sure no stage 2 code is included:
  23 #define __PRE_RAM__
  24
  25 // FIXME: Is this piece of code southbridge specific, or
  26 // can it be cleaned up so this include is not required?
  27 // It's needed right now because we get our DEFAULT_PMBASE from
  28 // here.
  29 #if defined(CONFIG_SOUTHBRIDGE_INTEL_I82801GX)
  30 #include "../../../southbridge/intel/i82801gx/i82801gx.h"
  31 #elif defined(CONFIG_SOUTHBRIDGE_INTEL_I82801DX)
  32 #include "../../../southbridge/intel/i82801dx/i82801dx.h"
  33 #else
  34 #error "Southbridge needs SMM handler support."
  35 #endif
  36
  37 #define LAPIC_ID 0xfee00020
  38
  39 .global smm_relocation_start
  40 .global smm_relocation_end
  41
  42 /* initially SMM is some sort of real mode. */
  43 .code16
  44
  45 /**
  46  * This trampoline code relocates SMBASE to 0xa0000 - ( lapicid * 0x400 )
  47  *
  48  * Why 0x400? It is a safe value to cover the save state area per CPU. On
  49  * current AMD CPUs this area is _documented_ to be 0x200 bytes. On Intel
  50  * Core 2 CPUs the _documented_ parts of the save state area is 48 bytes
  51  * bigger, effectively sizing our data structures 0x300 bytes.
  52  *
  53  * LAPICID      SMBASE          SMM Entry       SAVE STATE
  54  *    0         0xa0000         0xa8000         0xafd00
  55  *    1         0x9fc00         0xa7c00         0xaf900
  56  *    2         0x9f800         0xa7800         0xaf500
  57  *    3         0x9f400         0xa7400         0xaf100
  58  *    4         0x9f000         0xa7000         0xaed00
  59  *    5         0x9ec00         0xa6c00         0xae900
  60  *    6         0x9e800         0xa6800         0xae500
  61  *    7         0x9e400         0xa6400         0xae100
  62  *    8         0x9e000         0xa6000         0xadd00
  63  *    9         0x9dc00         0xa5c00         0xad900
  64  *   10         0x9d800         0xa5800         0xad500
  65  *   11         0x9d400         0xa5400         0xad100
  66  *   12         0x9d000         0xa5000         0xacd00
  67  *   13         0x9cc00         0xa4c00         0xac900
  68  *   14         0x9c800         0xa4800         0xac500
  69  *   15         0x9c400         0xa4400         0xac100
  70  *    .            .               .               .
  71  *    .            .               .               .
  72  *    .            .               .               .
  73  *   31         0x98400         0xa0400         0xa8100
  74  *
  75  * With 32 cores, the SMM handler would need to fit between
  76  * 0xa0000-0xa0400 and the stub plus stack would need to go
  77  * at 0xa8000-0xa8100 (example for core 0). That is not enough.
  78  *
  79  * This means we're basically limited to 16 cpu cores before
  80  * we need to use the TSEG/HSEG for the actual SMM handler plus stack.
  81  * When we exceed 32 cores, we also need to put SMBASE to TSEG/HSEG.
  82  *
  83  * If we figure out the documented values above are safe to use,
  84  * we could pack the structure above even more, so we could use the
  85  * scheme to pack save state areas for 63 AMD CPUs or 58 Intel CPUs
  86  * in the ASEG.
  87  *
  88  * Note: Some versions of Pentium M need their SMBASE aligned to 32k.
  89  * On those the above only works for up to 2 cores. But for now we only
  90  * care fore Core (2) Duo/Solo
  91  *
  92  */
  93
  94 smm_relocation_start:
  95         /* Check revision to see if AMD64 style SMM_BASE
  96          *   Intel Core Solo/Duo:  0x30007
  97          *   Intel Core2 Solo/Duo: 0x30100
  98          *   AMD64:                0x3XX64
  99          * This check does not make much sense, unless someone ports
 100          * SMI handling to AMD64 CPUs.
 101          */
 102
 103         mov $0x38000 + 0x7efc, %ebx
 104         addr32 mov (%ebx), %al
 105         cmp $0x64, %al
 106         je 1f
 107
 108         mov $0x38000 + 0x7ef8, %ebx
 109         jmp smm_relocate
 110 1:
 111         mov $0x38000 + 0x7f00, %ebx
 112
 113 smm_relocate:
 114         /* Get this CPU's LAPIC ID */
 115         movl $LAPIC_ID, %esi
 116         addr32 movl (%esi), %ecx
 117         shr  $24, %ecx
 118
 119         /* calculate offset by multiplying the
 120          * apic ID by 1024 (0x400)
 121          */
 122         movl %ecx, %edx
 123         shl $10, %edx
 124
 125         movl $0xa0000, %eax
 126         subl %edx, %eax /* subtract offset, see above */
 127
 128         addr32 movl %eax, (%ebx)
 129
 130
 131         /* The next section of code is potentially southbridge specific */
 132
 133         /* Clear SMI status */
 134         movw $(DEFAULT_PMBASE + 0x34), %dx
 135         inw %dx, %ax
 136         outw %ax, %dx
 137
 138         /* Clear PM1 status */
 139         movw $(DEFAULT_PMBASE + 0x00), %dx
 140         inw %dx, %ax
 141         outw %ax, %dx
 142
 143         /* Set EOS bit so other SMIs can occur */
 144         movw $(DEFAULT_PMBASE + 0x30), %dx
 145         inl %dx, %eax
 146         orl $(1 << 1), %eax
 147         outl %eax, %dx
 148
 149         /* End of southbridge specific section. */
 150
 151 #if defined(CONFIG_DEBUG_SMM_RELOCATION) && CONFIG_DEBUG_SMM_RELOCATION
 152         /* print [SMM-x] so we can determine if CPUx went to SMM */
 153         movw $CONFIG_TTYS0_BASE, %dx
 154         mov $'[', %al
 155         outb %al, %dx
 156         mov $'S', %al
 157         outb %al, %dx
 158         mov $'M', %al
 159         outb %al, %dx
 160         outb %al, %dx
 161         movb $'-', %al
 162         outb %al, %dx
 163         /* calculate ascii of cpu number. More than 9 cores? -> FIXME */
 164         movb %cl, %al
 165         addb $'0', %al
 166         outb %al, %dx
 167         mov $']', %al
 168         outb %al, %dx
 169         mov $'\r', %al
 170         outb %al, %dx
 171         mov $'\n', %al
 172         outb %al, %dx
 173 #endif
 174
 175         /* That's it. return */
 176         rsm
 177 smm_relocation_end:
 178