src/cpu/x86/smm/smmrelocate.S

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2008-2010 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 // Make sure no stage 2 code is included:
  23 #define __PRE_RAM__
  24
  25 /* On AMD's platforms we can set SMBASE by writing an MSR */
  26 #if !CONFIG_NORTHBRIDGE_AMD_AMDK8 && !CONFIG_NORTHBRIDGE_AMD_AMDFAM10
  27
  28 // FIXME: Is this piece of code southbridge specific, or
  29 // can it be cleaned up so this include is not required?
  30 // It's needed right now because we get our DEFAULT_PMBASE from
  31 // here.
  32 #if CONFIG_SOUTHBRIDGE_INTEL_I82801GX
  33 #include "../../../southbridge/intel/i82801gx/i82801gx.h"
  34 #elif CONFIG_SOUTHBRIDGE_INTEL_I82801DX
  35 #include "../../../southbridge/intel/i82801dx/i82801dx.h"
  36 #elif CONFIG_SOUTHBRIDGE_INTEL_SCH
  37 #include "../../../southbridge/intel/sch/sch.h"
  38 #else
  39 #error "Southbridge needs SMM handler support."
  40 #endif
  41
  42 #define LAPIC_ID 0xfee00020
  43
  44 .global smm_relocation_start
  45 .global smm_relocation_end
  46
  47 /* initially SMM is some sort of real mode. */
  48 .code16
  49
  50 /**
  51  * This trampoline code relocates SMBASE to 0xa0000 - ( lapicid * 0x400 )
  52  *
  53  * Why 0x400? It is a safe value to cover the save state area per CPU. On
  54  * current AMD CPUs this area is _documented_ to be 0x200 bytes. On Intel
  55  * Core 2 CPUs the _documented_ parts of the save state area is 48 bytes
  56  * bigger, effectively sizing our data structures 0x300 bytes.
  57  *
  58  * LAPICID      SMBASE          SMM Entry       SAVE STATE
  59  *    0         0xa0000         0xa8000         0xafd00
  60  *    1         0x9fc00         0xa7c00         0xaf900
  61  *    2         0x9f800         0xa7800         0xaf500
  62  *    3         0x9f400         0xa7400         0xaf100
  63  *    4         0x9f000         0xa7000         0xaed00
  64  *    5         0x9ec00         0xa6c00         0xae900
  65  *    6         0x9e800         0xa6800         0xae500
  66  *    7         0x9e400         0xa6400         0xae100
  67  *    8         0x9e000         0xa6000         0xadd00
  68  *    9         0x9dc00         0xa5c00         0xad900
  69  *   10         0x9d800         0xa5800         0xad500
  70  *   11         0x9d400         0xa5400         0xad100
  71  *   12         0x9d000         0xa5000         0xacd00
  72  *   13         0x9cc00         0xa4c00         0xac900
  73  *   14         0x9c800         0xa4800         0xac500
  74  *   15         0x9c400         0xa4400         0xac100
  75  *    .            .               .               .
  76  *    .            .               .               .
  77  *    .            .               .               .
  78  *   31         0x98400         0xa0400         0xa8100
  79  *
  80  * With 32 cores, the SMM handler would need to fit between
  81  * 0xa0000-0xa0400 and the stub plus stack would need to go
  82  * at 0xa8000-0xa8100 (example for core 0). That is not enough.
  83  *
  84  * This means we're basically limited to 16 cpu cores before
  85  * we need to use the TSEG/HSEG for the actual SMM handler plus stack.
  86  * When we exceed 32 cores, we also need to put SMBASE to TSEG/HSEG.
  87  *
  88  * If we figure out the documented values above are safe to use,
  89  * we could pack the structure above even more, so we could use the
  90  * scheme to pack save state areas for 63 AMD CPUs or 58 Intel CPUs
  91  * in the ASEG.
  92  *
  93  * Note: Some versions of Pentium M need their SMBASE aligned to 32k.
  94  * On those the above only works for up to 2 cores. But for now we only
  95  * care fore Core (2) Duo/Solo
  96  *
  97  */
  98
  99 smm_relocation_start:
 100         /* Check revision to see if AMD64 style SMM_BASE
 101          *   Intel Core Solo/Duo:  0x30007
 102          *   Intel Core2 Solo/Duo: 0x30100
 103          *   AMD64:                0x3XX64
 104          * This check does not make much sense, unless someone ports
 105          * SMI handling to AMD64 CPUs.
 106          */
 107
 108         mov $0x38000 + 0x7efc, %ebx
 109         addr32 mov (%ebx), %al
 110         cmp $0x64, %al
 111         je 1f
 112
 113         mov $0x38000 + 0x7ef8, %ebx
 114         jmp smm_relocate
 115 1:
 116         mov $0x38000 + 0x7f00, %ebx
 117
 118 smm_relocate:
 119         /* Get this CPU's LAPIC ID */
 120         movl $LAPIC_ID, %esi
 121         addr32 movl (%esi), %ecx
 122         shr  $24, %ecx
 123
 124         /* calculate offset by multiplying the
 125          * apic ID by 1024 (0x400)
 126          */
 127         movl %ecx, %edx
 128         shl $10, %edx
 129
 130         movl $0xa0000, %eax
 131         subl %edx, %eax /* subtract offset, see above */
 132
 133         addr32 movl %eax, (%ebx)
 134
 135
 136         /* The next section of code is potentially southbridge specific */
 137
 138         /* Clear SMI status */
 139         movw $(DEFAULT_PMBASE + 0x34), %dx
 140         inw %dx, %ax
 141         outw %ax, %dx
 142
 143         /* Clear PM1 status */
 144         movw $(DEFAULT_PMBASE + 0x00), %dx
 145         inw %dx, %ax
 146         outw %ax, %dx
 147
 148         /* Set EOS bit so other SMIs can occur */
 149         movw $(DEFAULT_PMBASE + 0x30), %dx
 150         inl %dx, %eax
 151         orl $(1 << 1), %eax
 152         outl %eax, %dx
 153
 154         /* End of southbridge specific section. */
 155
 156 #if CONFIG_DEBUG_SMM_RELOCATION
 157         /* print [SMM-x] so we can determine if CPUx went to SMM */
 158         movw $CONFIG_TTYS0_BASE, %dx
 159         mov $'[', %al
 160         outb %al, %dx
 161         mov $'S', %al
 162         outb %al, %dx
 163         mov $'M', %al
 164         outb %al, %dx
 165         outb %al, %dx
 166         movb $'-', %al
 167         outb %al, %dx
 168         /* calculate ascii of cpu number. More than 9 cores? -> FIXME */
 169         movb %cl, %al
 170         addb $'0', %al
 171         outb %al, %dx
 172         mov $']', %al
 173         outb %al, %dx
 174         mov $'\r', %al
 175         outb %al, %dx
 176         mov $'\n', %al
 177         outb %al, %dx
 178 #endif
 179
 180         /* That's it. return */
 181         rsm
 182 smm_relocation_end:
 183 #endif