src/cpu/intel/model_6fx/model_6fx_init.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 #include <console/console.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <string.h>
  26 #include <cpu/cpu.h>
  27 #include <cpu/x86/mtrr.h>
  28 #include <cpu/x86/msr.h>
  29 #include <cpu/x86/lapic.h>
  30 #include <cpu/intel/microcode.h>
  31 #include <cpu/intel/hyperthreading.h>
  32 #include <cpu/x86/cache.h>
  33 #include <cpu/x86/mtrr.h>
  34 #include <usbdebug_direct.h>
  35
  36 static const uint32_t microcode_updates[] = {
  37         #include "microcode-2129-m206f257.h"
  38         #include "microcode-2334-m016fbB6.h"
  39         #include "microcode-2336-m106fbB6.h"
  40         #include "microcode-2337-m806fbB6.h"
  41         #include "microcode-2346-m16fda3.h"
  42         #include "microcode-2347-m206fda3.h"
  43         #include "microcode-2348-m806fda3.h"
  44         #include "microcode-2374-m16f6cb.h"
  45         #include "microcode-2375-m206f6cc.h"
  46         #include "microcode-2376-m46f6cd.h"
  47         #include "microcode-2380-m106f768.h"
  48         #include "microcode-2381-m406f769.h"
  49         #include "microcode-2385-m806fa94.h"
  50         #include "microcode-2389-m16f25a.h"
  51         #include "microcode-2986-m086fbB8.h"
  52         #include "microcode-2990-m046fbB9.h"
  53         #include "microcode-2991-m406fbB9.h"
  54         /*  Dummy terminator  */
  55         0x0, 0x0, 0x0, 0x0,
  56         0x0, 0x0, 0x0, 0x0,
  57         0x0, 0x0, 0x0, 0x0,
  58         0x0, 0x0, 0x0, 0x0,
  59 };
  60
  61 static inline void strcpy(char *dst, char *src)
  62 {
  63         while (*src) *dst++ = *src++;
  64 }
  65
  66 static void fill_processor_name(char *processor_name)
  67 {
  68         struct cpuid_result regs;
  69         char temp_processor_name[49];
  70         char *processor_name_start;
  71         unsigned int *name_as_ints = (unsigned int *)temp_processor_name;
  72         int i;
  73
  74         for (i=0; i<3; i++) {
  75                 regs = cpuid(0x80000002 + i);
  76                 name_as_ints[i*4 + 0] = regs.eax;
  77                 name_as_ints[i*4 + 1] = regs.ebx;
  78                 name_as_ints[i*4 + 2] = regs.ecx;
  79                 name_as_ints[i*4 + 3] = regs.edx;
  80         }
  81
  82         temp_processor_name[48] = 0;
  83
  84         /* Skip leading spaces */
  85         processor_name_start = temp_processor_name;
  86         while (*processor_name_start == ' ')
  87                 processor_name_start++;
  88
  89         memset(processor_name, 0, 49);
  90         strcpy(processor_name, processor_name_start);
  91 }
  92
  93 #define IA32_FEATURE_CONTROL 0x003a
  94
  95 #define CPUID_VMX (1 << 5)
  96 #define CPUID_SMX (1 << 6)
  97 static void enable_vmx(void)
  98 {
  99         struct cpuid_result regs;
 100         msr_t msr;
 101
 102         msr = rdmsr(IA32_FEATURE_CONTROL);
 103
 104         if (msr.lo & (1 << 0)) {
 105                 /* VMX locked. If we set it again we get an illegal
 106                  * instruction
 107                  */
 108                 return;
 109         }
 110
 111         regs = cpuid(1);
 112         if (regs.ecx & CPUID_VMX) {
 113                 msr.lo |= (1 << 2);
 114                 if (regs.ecx & CPUID_SMX)
 115                         msr.lo |= (1 << 1);
 116         }
 117
 118         wrmsr(IA32_FEATURE_CONTROL, msr);
 119
 120         msr.lo |= (1 << 0); /* Set lock bit */
 121
 122         wrmsr(IA32_FEATURE_CONTROL, msr);
 123 }
 124
 125 #define PMG_CST_CONFIG_CONTROL  0xe2
 126 #define PMG_IO_BASE_ADDR        0xe3
 127 #define PMG_IO_CAPTURE_ADDR     0xe4
 128
 129 /* MWAIT coordination I/O base address. This must match
 130  * the \_PR_.CPU0 PM base address.
 131  */
 132 #define PMB0_BASE               0x510
 133
 134 /* PMB1: I/O port that triggers SMI once cores are in the same state.
 135  * See CSM Trigger, at PMG_CST_CONFIG_CONTROL[6:4]
 136  */
 137 #define PMB1_BASE               0x800
 138 #define HIGHEST_CLEVEL          3
 139 static void configure_c_states(void)
 140 {
 141         msr_t msr;
 142
 143         msr = rdmsr(PMG_CST_CONFIG_CONTROL);
 144
 145         msr.lo |= (1 << 15); // config lock until next reset
 146         msr.lo |= (1 << 14); // Deeper Sleep
 147         msr.lo |= (1 << 10); // Enable IO MWAIT redirection
 148         msr.lo &= ~(1 << 9); // Issue a  single stop grant cycle upon stpclk
 149         msr.lo |= (1 << 3); // Dynamic L2
 150
 151         /* Number of supported C-States */
 152         msr.lo &= ~7;
 153         msr.lo |= HIGHEST_CLEVEL; // support at most C3
 154
 155         wrmsr(PMG_CST_CONFIG_CONTROL, msr);
 156
 157         /* Set Processor MWAIT IO BASE */
 158         msr.hi = 0;
 159         msr.lo = ((PMB0_BASE + 4) & 0xffff) | (((PMB1_BASE + 9) & 0xffff) << 16);
 160         wrmsr(PMG_IO_BASE_ADDR, msr);
 161
 162         /* Set C_LVL controls and IO Capture Address */
 163         msr.hi = 0;
 164         msr.lo = (PMB0_BASE + 4) | ((HIGHEST_CLEVEL - 2) << 16); // -2 because LVL0+1 aren't counted
 165         wrmsr(PMG_IO_CAPTURE_ADDR, msr);
 166 }
 167
 168 #define IA32_MISC_ENABLE        0x1a0
 169 static void configure_misc(void)
 170 {
 171         msr_t msr;
 172
 173         msr = rdmsr(IA32_MISC_ENABLE);
 174         msr.lo |= (1 << 3);     /* TM1 enable */
 175         msr.lo |= (1 << 13);    /* TM2 enable */
 176         msr.lo |= (1 << 17);    /* Bidirectional PROCHOT# */
 177
 178         msr.lo |= (1 << 10);    /* FERR# multiplexing */
 179
 180         // TODO: Only if  IA32_PLATFORM_ID[17] = 0 and IA32_PLATFORM_ID[50] = 1
 181         msr.lo |= (1 << 16);    /* Enhanced SpeedStep Enable */
 182
 183         /* Enable C2E */
 184         msr.lo |= (1 << 26);
 185
 186         /* Enable C4E */
 187         /* TODO This should only be done on mobile CPUs, see cpuid 5 */
 188         msr.hi |= (1 << (32 - 32)); // C4E
 189         msr.hi |= (1 << (33 - 32)); // Hard C4E
 190
 191         /* Enable EMTTM. */
 192         /* NOTE: We leave the EMTTM_CR_TABLE0-5 at their default values */
 193         msr.hi |= (1 << (36 - 32));
 194
 195         wrmsr(IA32_MISC_ENABLE, msr);
 196
 197         msr.lo |= (1 << 20);    /* Lock Enhanced SpeedStep Enable */
 198         wrmsr(IA32_MISC_ENABLE, msr);
 199 }
 200
 201 #define PIC_SENS_CFG    0x1aa
 202 static void configure_pic_thermal_sensors(void)
 203 {
 204         msr_t msr;
 205
 206         msr = rdmsr(PIC_SENS_CFG);
 207
 208         msr.lo |= (1 << 21); // inter-core lock TM1
 209         msr.lo |= (1 << 4); // Enable bypass filter
 210
 211         wrmsr(PIC_SENS_CFG, msr);
 212 }
 213
 214 #if CONFIG_USBDEBUG_DIRECT
 215 static unsigned ehci_debug_addr;
 216 #endif
 217
 218 static void model_6fx_init(device_t cpu)
 219 {
 220         char processor_name[49];
 221
 222         /* Turn on caching if we haven't already */
 223         x86_enable_cache();
 224
 225         /* Update the microcode */
 226         intel_update_microcode(microcode_updates);
 227
 228         /* Print processor name */
 229         fill_processor_name(processor_name);
 230         printk(BIOS_INFO, "CPU: %s.\n", processor_name);
 231
 232 #if CONFIG_USBDEBUG_DIRECT
 233         // Is this caution really needed?
 234         if(!ehci_debug_addr)
 235                 ehci_debug_addr = get_ehci_debug();
 236         set_ehci_debug(0);
 237 #endif
 238
 239         /* Setup MTRRs */
 240         x86_setup_mtrrs(36);
 241         x86_mtrr_check();
 242
 243         /* Setup Page Attribute Tables (PAT) */
 244         // TODO set up PAT
 245
 246 #if CONFIG_USBDEBUG_DIRECT
 247         set_ehci_debug(ehci_debug_addr);
 248 #endif
 249
 250         /* Enable the local cpu apics */
 251         setup_lapic();
 252
 253         /* Enable virtualization */
 254         enable_vmx();
 255
 256         /* Configure C States */
 257         configure_c_states();
 258
 259         /* Configure Enhanced SpeedStep and Thermal Sensors */
 260         configure_misc();
 261
 262         /* PIC thermal sensor control */
 263         configure_pic_thermal_sensors();
 264
 265         /* Start up my cpu siblings */
 266         intel_sibling_init(cpu);
 267 }
 268
 269 static struct device_operations cpu_dev_ops = {
 270         .init     = model_6fx_init,
 271 };
 272
 273 static struct cpu_device_id cpu_table[] = {
 274         { X86_VENDOR_INTEL, 0x06f0 }, /* Intel Core 2 Solo/Core Duo */
 275         { X86_VENDOR_INTEL, 0x06f2 }, /* Intel Core 2 Solo/Core Duo */
 276         { X86_VENDOR_INTEL, 0x06f6 }, /* Intel Core 2 Solo/Core Duo */
 277         { X86_VENDOR_INTEL, 0x06f7 }, /* Intel Core 2 Solo/Core Duo */
 278         { X86_VENDOR_INTEL, 0x06fa }, /* Intel Core 2 Solo/Core Duo */
 279         { X86_VENDOR_INTEL, 0x06fb }, /* Intel Core 2 Solo/Core Duo */
 280         { X86_VENDOR_INTEL, 0x06fd }, /* Intel Core 2 Solo/Core Duo */
 281         { X86_VENDOR_INTEL, 0x10676 }, /* Core2 Duo E8200 */
 282         { 0, 0 },
 283 };
 284
 285 static const struct cpu_driver driver __cpu_driver = {
 286         .ops      = &cpu_dev_ops,
 287         .id_table = cpu_table,
 288 };
 289