src/cpu/intel/model_6fx/cache_as_ram.inc

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2000,2007 Ronald G. Minnich <rminnich@gmail.com>
   5  * Copyright (C) 2007-2008 coresystems GmbH
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; version 2 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #include <cpu/x86/stack.h>
  22 #include <cpu/x86/mtrr.h>
  23 #include <cpu/x86/post_code.h>
  24
  25 #define CACHE_AS_RAM_SIZE CONFIG_DCACHE_RAM_SIZE
  26 #define CACHE_AS_RAM_BASE CONFIG_DCACHE_RAM_BASE
  27
  28         /* Save the BIST result. */
  29         movl    %eax, %ebp
  30
  31 cache_as_ram:
  32         post_code(0x20)
  33
  34         /* Send INIT IPI to all excluding ourself. */
  35         movl    $0x000C4500, %eax
  36         movl    $0xFEE00300, %esi
  37         movl    %eax, (%esi)
  38
  39         /* Disable prefetchers */
  40         movl    $0x01a0, %ecx
  41         rdmsr
  42         orl     $((1 << 9) | (1 << 19)), %eax
  43         orl     $((1 << 5) | (1 << 7)), %edx
  44         wrmsr
  45
  46         /* Zero out all fixed range and variable range MTRRs. */
  47         movl    $mtrr_table, %esi
  48         movl    $((mtrr_table_end - mtrr_table) / 2), %edi
  49         xorl    %eax, %eax
  50         xorl    %edx, %edx
  51 clear_mtrrs:
  52         movw    (%esi), %bx
  53         movzx   %bx, %ecx
  54         wrmsr
  55         add     $2, %esi
  56         dec     %edi
  57         jnz     clear_mtrrs
  58
  59         /* Configure the default memory type to uncacheable. */
  60         movl    $MTRRdefType_MSR, %ecx
  61         rdmsr
  62         andl    $(~0x00000cff), %eax
  63         wrmsr
  64
  65         /* Set Cache-as-RAM base address. */
  66         movl    $(MTRRphysBase_MSR(0)), %ecx
  67         movl    $(CACHE_AS_RAM_BASE | MTRR_TYPE_WRBACK), %eax
  68         xorl    %edx, %edx
  69         wrmsr
  70
  71         /* Set Cache-as-RAM mask. */
  72         movl    $(MTRRphysMask_MSR(0)), %ecx
  73         movl    $(~((CACHE_AS_RAM_SIZE - 1)) | (1 << 11)), %eax
  74         movl    $0x0000000f, %edx
  75         wrmsr
  76
  77         /* Enable MTRR. */
  78         movl    $MTRRdefType_MSR, %ecx
  79         rdmsr
  80         orl     $(1 << 11), %eax
  81         wrmsr
  82
  83         /* Enable L2 cache. */
  84         movl    $0x11e, %ecx
  85         rdmsr
  86         orl     $(1 << 8), %eax
  87         wrmsr
  88
  89         /* Enable cache (CR0.CD = 0, CR0.NW = 0). */
  90         movl    %cr0, %eax
  91         andl    $(~((1 << 30) | (1 << 29))), %eax
  92         invd
  93         movl    %eax, %cr0
  94
  95         /* Clear the cache memory reagion. */
  96         movl    $CACHE_AS_RAM_BASE, %esi
  97         movl    %esi, %edi
  98         movl    $(CACHE_AS_RAM_SIZE / 4), %ecx
  99         // movl $0x23322332, %eax
 100         xorl    %eax, %eax
 101         rep     stosl
 102
 103         /* Enable Cache-as-RAM mode by disabling cache. */
 104         movl    %cr0, %eax
 105         orl     $(1 << 30), %eax
 106         movl    %eax, %cr0
 107
 108 #if defined(CONFIG_XIP_ROM_SIZE) && defined(CONFIG_XIP_ROM_BASE)
 109         /* Enable cache for our code in Flash because we do XIP here */
 110         movl    $MTRRphysBase_MSR(1), %ecx
 111         xorl    %edx, %edx
 112 #if defined(CONFIG_TINY_BOOTBLOCK) && CONFIG_TINY_BOOTBLOCK
 113 #define REAL_XIP_ROM_BASE AUTO_XIP_ROM_BASE
 114 #else
 115 #define REAL_XIP_ROM_BASE CONFIG_XIP_ROM_BASE
 116 #endif
 117         /*
 118          * IMPORTANT: The two lines below can _not_ be written like this:
 119          *   movl $(REAL_XIP_ROM_BASE | MTRR_TYPE_WRBACK), %eax
 120          * http://www.coreboot.org/pipermail/coreboot/2010-October/060855.html
 121          */
 122         movl    $REAL_XIP_ROM_BASE, %eax
 123         orl     $MTRR_TYPE_WRBACK, %eax
 124         wrmsr
 125
 126         movl    $MTRRphysMask_MSR(1), %ecx
 127         movl    $0x0000000f, %edx
 128         movl    $(~(CONFIG_XIP_ROM_SIZE - 1) | 0x800), %eax
 129         wrmsr
 130 #endif /* CONFIG_XIP_ROM_SIZE && CONFIG_XIP_ROM_BASE */
 131
 132         /* Enable cache. */
 133         movl    %cr0, %eax
 134         andl    $(~((1 << 30) | (1 << 29))), %eax
 135         movl    %eax, %cr0
 136
 137         /* Set up the stack pointer. */
 138 #if defined(CONFIG_USBDEBUG) && (CONFIG_USBDEBUG == 1)
 139         /* Leave some space for the struct ehci_debug_info. */
 140         movl    $(CACHE_AS_RAM_BASE + CACHE_AS_RAM_SIZE - 4 - 128), %eax
 141 #else
 142         movl    $(CACHE_AS_RAM_BASE + CACHE_AS_RAM_SIZE - 4), %eax
 143 #endif
 144         movl    %eax, %esp
 145
 146         /* Restore the BIST result. */
 147         movl    %ebp, %eax
 148         movl    %esp, %ebp
 149         pushl   %eax
 150
 151         post_code(0x23)
 152
 153         /* Call romstage.c main function. */
 154         call    main
 155
 156         post_code(0x2f)
 157
 158         post_code(0x30)
 159
 160         /* Disable cache. */
 161         movl    %cr0, %eax
 162         orl     $(1 << 30), %eax
 163         movl    %eax, %cr0
 164
 165         post_code(0x31)
 166
 167         /* Disable MTRR. */
 168         movl    $MTRRdefType_MSR, %ecx
 169         rdmsr
 170         andl    $(~(1 << 11)), %eax
 171         wrmsr
 172
 173         post_code(0x31)
 174
 175         invd
 176 #if 0
 177         xorl    %eax, %eax
 178         xorl    %edx, %edx
 179         movl    $MTRRphysBase_MSR(0), %ecx
 180         wrmsr
 181         movl    $MTRRphysMask_MSR(0), %ecx
 182         wrmsr
 183         movl    $MTRRphysBase_MSR(1), %ecx
 184         wrmsr
 185         movl    $MTRRphysMask_MSR(1), %ecx
 186         wrmsr
 187 #endif
 188
 189         post_code(0x33)
 190
 191         /* Enable cache. */
 192         movl    %cr0, %eax
 193         andl    $~((1 << 30) | (1 << 29)), %eax
 194         movl    %eax, %cr0
 195
 196         post_code(0x36)
 197
 198         /* Disable cache. */
 199         movl    %cr0, %eax
 200         orl     $(1 << 30), %eax
 201         movl    %eax, %cr0
 202
 203         post_code(0x38)
 204
 205         /* Enable Write Back and Speculative Reads for the first 1MB. */
 206         movl    $MTRRphysBase_MSR(0), %ecx
 207         movl    $(0x00000000 | MTRR_TYPE_WRBACK), %eax
 208         xorl    %edx, %edx
 209         wrmsr
 210         movl    $MTRRphysMask_MSR(0), %ecx
 211         movl    $(~(1024 * 1024 - 1) | (1 << 11)), %eax
 212         movl    $0x0000000f, %edx       // 36bit address space
 213         wrmsr
 214
 215         post_code(0x39)
 216
 217         /* And enable cache again after setting MTRRs. */
 218         movl    %cr0, %eax
 219         andl    $~((1 << 30) | (1 << 29)), %eax
 220         movl    %eax, %cr0
 221
 222         post_code(0x3a)
 223
 224         /* Enable MTRR. */
 225         movl    $MTRRdefType_MSR, %ecx
 226         rdmsr
 227         orl     $(1 << 11), %eax
 228         wrmsr
 229
 230         post_code(0x3b)
 231
 232         /* Enable prefetchers */
 233         movl    $0x01a0, %ecx
 234         rdmsr
 235         andl    $~((1 << 9) | (1 << 19)), %eax
 236         andl    $~((1 << 5) | (1 << 7)), %edx
 237         wrmsr
 238
 239         /* Invalidate the cache again. */
 240         invd
 241
 242         post_code(0x3c)
 243
 244         /* Clear boot_complete flag. */
 245         xorl    %ebp, %ebp
 246 __main:
 247         post_code(POST_PREPARE_RAMSTAGE)
 248         cld                     /* Clear direction flag. */
 249
 250         movl    %ebp, %esi
 251
 252         movl    $ROMSTAGE_STACK, %esp
 253         movl    %esp, %ebp
 254         pushl   %esi
 255         call    copy_and_run
 256
 257 .Lhlt:
 258         post_code(POST_DEAD_CODE)
 259         hlt
 260         jmp     .Lhlt
 261
 262 mtrr_table:
 263         /* Fixed MTRRs */
 264         .word 0x250, 0x258, 0x259
 265         .word 0x268, 0x269, 0x26A
 266         .word 0x26B, 0x26C, 0x26D
 267         .word 0x26E, 0x26F
 268         /* Variable MTRRs */
 269         .word 0x200, 0x201, 0x202, 0x203
 270         .word 0x204, 0x205, 0x206, 0x207
 271         .word 0x208, 0x209, 0x20A, 0x20B
 272         .word 0x20C, 0x20D, 0x20E, 0x20F
 273 mtrr_table_end:
 274