src/cpu/intel/model_6fx/cache_as_ram.inc

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2000,2007 Ronald G. Minnich <rminnich@gmail.com>
   5  * Copyright (C) 2007-2008 coresystems GmbH
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; version 2 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #define CACHE_AS_RAM_SIZE CONFIG_DCACHE_RAM_SIZE
  22 #define CACHE_AS_RAM_BASE CONFIG_DCACHE_RAM_BASE
  23 #define post_code(x) intel_chip_post_macro(x)
  24
  25 #include <cpu/x86/mtrr.h>
  26 #include <cpu/amd/mtrr.h>
  27
  28         /* Save the BIST result */
  29         movl    %eax, %ebp
  30
  31 cache_as_ram:
  32 #if CONFIG_USE_FALLBACK_IMAGE == 1
  33
  34         post_code(0x20)
  35
  36         /* Send INIT IPI to all excluding ourself */
  37         movl    $0x000C4500, %eax
  38         movl    $0xFEE00300, %esi
  39         movl    %eax, (%esi)
  40
  41         /* Disable prefetchers */
  42         movl    $0x01a0, %ecx
  43         rdmsr
  44         orl     $((1 << 9) | (1 << 19)), %eax
  45         orl     $((1 << 5) | (1 << 7)), %edx
  46         wrmsr
  47
  48         /* Zero out all Fixed Range and Variable Range MTRRs */
  49         movl    $mtrr_table, %esi
  50         movl    $( (mtrr_table_end - mtrr_table) / 2), %edi
  51         xorl    %eax, %eax
  52         xorl    %edx, %edx
  53 clear_mtrrs:
  54         movw    (%esi), %bx
  55         movzx   %bx, %ecx
  56         wrmsr
  57         add     $2, %esi
  58         dec     %edi
  59         jnz     clear_mtrrs
  60
  61         /* Configure the default memory type to uncacheable */
  62         movl    $MTRRdefType_MSR, %ecx
  63         rdmsr
  64         andl    $(~0x00000cff), %eax
  65         wrmsr
  66
  67         /* Set cache as ram base address */
  68         movl    $(MTRRphysBase_MSR(0)), %ecx
  69         movl    $(CACHE_AS_RAM_BASE | MTRR_TYPE_WRBACK), %eax
  70         xorl    %edx, %edx
  71         wrmsr
  72
  73         /* Set cache as ram mask */
  74         movl    $(MTRRphysMask_MSR(0)), %ecx
  75         movl    $(~((CACHE_AS_RAM_SIZE-1)) | (1 << 11)), %eax
  76         movl    $0x0000000f, %edx
  77         wrmsr
  78
  79         /* Enable MTRR */
  80         movl    $MTRRdefType_MSR, %ecx
  81         rdmsr
  82         orl     $(1 << 11), %eax
  83         wrmsr
  84
  85         /* Enable L2 Cache */
  86         movl    $0x11e, %ecx
  87         rdmsr
  88         orl     $(1 << 8), %eax
  89         wrmsr
  90
  91         /* CR0.CD = 0, CR0.NW = 0 */
  92         movl    %cr0, %eax
  93         andl    $( ~( (1 << 30) | (1 << 29) ) ), %eax
  94         invd
  95         movl    %eax, %cr0
  96
  97         /* Clear the cache memory reagion */
  98         movl    $CACHE_AS_RAM_BASE, %esi
  99         movl    %esi, %edi
 100         movl    $(CACHE_AS_RAM_SIZE / 4), %ecx
 101         //movl  $0x23322332, %eax
 102         xorl    %eax, %eax
 103         rep     stosl
 104
 105         /* Enable Cache As RAM mode by disabling cache */
 106         movl    %cr0, %eax
 107         orl     $(1 << 30), %eax
 108         movl    %eax, %cr0
 109
 110 #if defined(CONFIG_XIP_ROM_SIZE) && defined(CONFIG_XIP_ROM_BASE)
 111         /* Enable cache for our code in Flash because we do XIP here */
 112         movl    $MTRRphysBase_MSR(1), %ecx
 113         xorl    %edx, %edx
 114         movl    $(CONFIG_XIP_ROM_BASE | MTRR_TYPE_WRBACK), %eax
 115         wrmsr
 116
 117         movl    $MTRRphysMask_MSR(1), %ecx
 118         movl    $0x0000000f, %edx
 119         movl    $(~(CONFIG_XIP_ROM_SIZE - 1) | 0x800), %eax
 120         wrmsr
 121 #endif /* CONFIG_XIP_ROM_SIZE && CONFIG_XIP_ROM_BASE */
 122
 123         /* enable cache */
 124         movl    %cr0, %eax
 125         andl    $( ~( (1 << 30) | (1 << 29) ) ), %eax
 126         movl    %eax, %cr0
 127 #endif
 128
 129         /* Set up stack pointer */
 130 #if defined(CONFIG_USBDEBUG_DIRECT) && (CONFIG_USBDEBUG_DIRECT == 1)
 131         /* leave some space for the struct ehci_debug_info */
 132         movl    $(CACHE_AS_RAM_BASE + CACHE_AS_RAM_SIZE - 4 - 128), %eax
 133 #else
 134         movl    $(CACHE_AS_RAM_BASE + CACHE_AS_RAM_SIZE - 4), %eax
 135 #endif
 136         movl    %eax, %esp
 137
 138         /* Restore the BIST result */
 139         movl    %ebp, %eax
 140         movl    %esp, %ebp
 141         pushl   %eax
 142
 143         post_code(0x23)
 144
 145         call    stage1_main
 146
 147         post_code(0x2f)
 148 error:
 149         hlt
 150         jmp     error
 151
 152 mtrr_table:
 153         /* Fixed MTRRs */
 154         .word 0x250, 0x258, 0x259
 155         .word 0x268, 0x269, 0x26A
 156         .word 0x26B, 0x26C, 0x26D
 157         .word 0x26E, 0x26F
 158         /* Variable MTRRs */
 159         .word 0x200, 0x201, 0x202, 0x203
 160         .word 0x204, 0x205, 0x206, 0x207
 161         .word 0x208, 0x209, 0x20A, 0x20B
 162         .word 0x20C, 0x20D, 0x20E, 0x20F
 163 mtrr_table_end:
 164