src/cpu/intel/model_6ex/model_6ex_init.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 #include <console/console.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <string.h>
  26 #include <cpu/cpu.h>
  27 #include <cpu/x86/mtrr.h>
  28 #include <cpu/x86/msr.h>
  29 #include <cpu/x86/lapic.h>
  30 #include <cpu/intel/microcode.h>
  31 #include <cpu/intel/hyperthreading.h>
  32 #include <cpu/x86/cache.h>
  33 #include <cpu/x86/name.h>
  34 #include <usbdebug.h>
  35
  36 static const uint32_t microcode_updates[] = {
  37         #include "microcode-1624-m206e839.h"
  38         #include "microcode-1729-m206ec54.h"
  39         #include "microcode-1869-m806ec59.h"
  40         /*  Dummy terminator  */
  41         0x0, 0x0, 0x0, 0x0,
  42         0x0, 0x0, 0x0, 0x0,
  43         0x0, 0x0, 0x0, 0x0,
  44         0x0, 0x0, 0x0, 0x0,
  45 };
  46
  47 #define IA32_FEATURE_CONTROL 0x003a
  48
  49 #define CPUID_VMX (1 << 5)
  50 #define CPUID_SMX (1 << 6)
  51 static void enable_vmx(void)
  52 {
  53         struct cpuid_result regs;
  54         msr_t msr;
  55
  56         msr = rdmsr(IA32_FEATURE_CONTROL);
  57
  58         if (msr.lo & (1 << 0)) {
  59                 /* VMX locked. If we set it again we get an illegal
  60                  * instruction
  61                  */
  62                 return;
  63         }
  64
  65         regs = cpuid(1);
  66         if (regs.ecx & CPUID_VMX) {
  67                 msr.lo |= (1 << 2);
  68                 if (regs.ecx & CPUID_SMX)
  69                         msr.lo |= (1 << 1);
  70         }
  71
  72         wrmsr(IA32_FEATURE_CONTROL, msr);
  73
  74         msr.lo |= (1 << 0); /* Set lock bit */
  75
  76         wrmsr(IA32_FEATURE_CONTROL, msr);
  77 }
  78
  79 #define PMG_CST_CONFIG_CONTROL  0xe2
  80 #define PMG_IO_BASE_ADDR        0xe3
  81 #define PMG_IO_CAPTURE_ADDR     0xe4
  82
  83 /* MWAIT coordination I/O base address. This must match
  84  * the \_PR_.CPU0 PM base address.
  85  */
  86 #define PMB0_BASE 0x510
  87
  88 /* PMB1: I/O port that triggers SMI once cores are in the same state.
  89  * See CSM Trigger, at PMG_CST_CONFIG_CONTROL[6:4]
  90  */
  91 #define PMB1_BASE 0x800
  92 #define HIGHEST_CLEVEL          3
  93 static void configure_c_states(void)
  94 {
  95         msr_t msr;
  96
  97         msr = rdmsr(PMG_CST_CONFIG_CONTROL);
  98         msr.lo |= (1 << 15); // config lock until next reset.
  99         msr.lo |= (1 << 10); // Enable I/O MWAIT redirection for C-States
 100         msr.lo &= ~(1 << 9); // Issue a single stop grant cycle upon stpclk
 101         // TODO Do we want Deep C4 and  Dynamic L2 shrinking?
 102
 103         /* Number of supported C-States */
 104         msr.lo &= ~7;
 105         msr.lo |= HIGHEST_CLEVEL; // support at most C3
 106
 107         wrmsr(PMG_CST_CONFIG_CONTROL, msr);
 108
 109         /* Set Processor MWAIT IO BASE (P_BLK) */
 110         msr.hi = 0;
 111         msr.lo = ((PMB0_BASE + 4) & 0xffff) | (((PMB1_BASE + 9) & 0xffff) << 16);
 112         wrmsr(PMG_IO_BASE_ADDR, msr);
 113
 114         /* set C_LVL controls */
 115         msr.hi = 0;
 116         msr.lo = (PMB0_BASE + 4) | ((HIGHEST_CLEVEL - 2) << 16); // -2 because LVL0+1 aren't counted
 117         wrmsr(PMG_IO_CAPTURE_ADDR, msr);
 118 }
 119
 120 #define IA32_MISC_ENABLE        0x1a0
 121 static void configure_misc(void)
 122 {
 123         msr_t msr;
 124
 125         msr = rdmsr(IA32_MISC_ENABLE);
 126         msr.lo |= (1 << 3);     /* TM1 enable */
 127         msr.lo |= (1 << 13);    /* TM2 enable */
 128         msr.lo |= (1 << 17);    /* Bidirectional PROCHOT# */
 129
 130         msr.lo |= (1 << 10);    /* FERR# multiplexing */
 131
 132         // TODO: Only if  IA32_PLATFORM_ID[17] = 0 and IA32_PLATFORM_ID[50] = 1
 133         msr.lo |= (1 << 16);    /* Enhanced SpeedStep Enable */
 134
 135         // TODO Do we want Deep C4 and  Dynamic L2 shrinking?
 136         wrmsr(IA32_MISC_ENABLE, msr);
 137
 138         msr.lo |= (1 << 20);    /* Lock Enhanced SpeedStep Enable */
 139         wrmsr(IA32_MISC_ENABLE, msr);
 140 }
 141
 142 #define PIC_SENS_CFG    0x1aa
 143 static void configure_pic_thermal_sensors(void)
 144 {
 145         msr_t msr;
 146
 147         msr = rdmsr(PIC_SENS_CFG);
 148
 149         msr.lo |= (1 << 21); // inter-core lock TM1
 150         msr.lo |= (1 << 4); // Enable bypass filter
 151
 152         wrmsr(PIC_SENS_CFG, msr);
 153 }
 154
 155 #if CONFIG_USBDEBUG
 156 static unsigned ehci_debug_addr;
 157 #endif
 158
 159 static void model_6ex_init(device_t cpu)
 160 {
 161         char processor_name[49];
 162
 163         /* Turn on caching if we haven't already */
 164         x86_enable_cache();
 165
 166         /* Update the microcode */
 167         intel_update_microcode(microcode_updates);
 168
 169         /* Print processor name */
 170         fill_processor_name(processor_name);
 171         printk(BIOS_INFO, "CPU: %s.\n", processor_name);
 172
 173 #if CONFIG_USBDEBUG
 174         // Is this caution really needed?
 175         if(!ehci_debug_addr)
 176                 ehci_debug_addr = get_ehci_debug();
 177         set_ehci_debug(0);
 178 #endif
 179
 180         /* Setup MTRRs */
 181         x86_setup_mtrrs(36);
 182         x86_mtrr_check();
 183
 184 #if CONFIG_USBDEBUG
 185         set_ehci_debug(ehci_debug_addr);
 186 #endif
 187
 188         /* Enable the local cpu apics */
 189         setup_lapic();
 190
 191         /* Enable virtualization */
 192         enable_vmx();
 193
 194         /* Configure C States */
 195         configure_c_states();
 196
 197         /* Configure Enhanced SpeedStep and Thermal Sensors */
 198         configure_misc();
 199
 200         /* PIC thermal sensor control */
 201         configure_pic_thermal_sensors();
 202
 203         /* Start up my cpu siblings */
 204         intel_sibling_init(cpu);
 205 }
 206
 207 static struct device_operations cpu_dev_ops = {
 208         .init     = model_6ex_init,
 209 };
 210
 211 static struct cpu_device_id cpu_table[] = {
 212         { X86_VENDOR_INTEL, 0x06e0 }, /* Intel Core Solo/Core Duo */
 213         { X86_VENDOR_INTEL, 0x06e8 }, /* Intel Core Solo/Core Duo */
 214         { X86_VENDOR_INTEL, 0x06ec }, /* Intel Core Solo/Core Duo */
 215         { 0, 0 },
 216 };
 217
 218 static const struct cpu_driver driver __cpu_driver = {
 219         .ops      = &cpu_dev_ops,
 220         .id_table = cpu_table,
 221 };
 222