src/cpu/intel/model_106cx/model_106cx_init.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <device/device.h>
  22 #include <device/pci.h>
  23 #include <string.h>
  24 #include <cpu/cpu.h>
  25 #include <cpu/x86/mtrr.h>
  26 #include <cpu/x86/msr.h>
  27 #include <cpu/x86/lapic.h>
  28 #include <cpu/intel/microcode.h>
  29 #include <cpu/intel/hyperthreading.h>
  30 #include <cpu/x86/cache.h>
  31 #include <cpu/x86/name.h>
  32 #include <usbdebug.h>
  33
  34 static const uint32_t microcode_updates[] = {
  35         #include "microcode-2963-M01106C2217.h"
  36         #include "microcode-2964-M04106C2218.h"
  37         #include "microcode-2965-M08106C2219.h"
  38         #include "microcode-3101-M04106CA107.h"
  39         #include "microcode-3104-M08106CA107.h"
  40         #include "microcode-3107-M10106CA107.h"
  41
  42         /*  Dummy terminator  */
  43         0x0, 0x0, 0x0, 0x0,
  44         0x0, 0x0, 0x0, 0x0,
  45         0x0, 0x0, 0x0, 0x0,
  46         0x0, 0x0, 0x0, 0x0,
  47 };
  48
  49 #define IA32_FEATURE_CONTROL 0x003a
  50
  51 #define CPUID_VMX (1 << 5)
  52 #define CPUID_SMX (1 << 6)
  53 static void enable_vmx(void)
  54 {
  55         struct cpuid_result regs;
  56         msr_t msr;
  57
  58         msr = rdmsr(IA32_FEATURE_CONTROL);
  59
  60         if (msr.lo & (1 << 0)) {
  61                 /* VMX locked. If we set it again we get an illegal
  62                  * instruction
  63                  */
  64                 return;
  65         }
  66
  67         regs = cpuid(1);
  68         if (regs.ecx & CPUID_VMX) {
  69                 msr.lo |= (1 << 2);
  70                 if (regs.ecx & CPUID_SMX)
  71                         msr.lo |= (1 << 1);
  72         }
  73
  74         wrmsr(IA32_FEATURE_CONTROL, msr);
  75
  76         msr.lo |= (1 << 0); /* Set lock bit */
  77
  78         wrmsr(IA32_FEATURE_CONTROL, msr);
  79 }
  80
  81 #define PMG_CST_CONFIG_CONTROL  0xe2
  82 #define PMG_IO_BASE_ADDR        0xe3
  83 #define PMG_IO_CAPTURE_ADDR     0xe4
  84 #define PMB0 0x510 /* analogous to P_BLK in cpu.asl */
  85 #define PMB1 0x0        /* IO port that triggers SMI once cores are in the same state.
  86                         See CSM Trigger, at PMG_CST_CONFIG_CONTROL[6:4] */
  87 #define HIGHEST_CLEVEL          3
  88 static void configure_c_states(void)
  89 {
  90         msr_t msr;
  91
  92         msr = rdmsr(PMG_CST_CONFIG_CONTROL);
  93         msr.lo |= (1 << 15); // Lock configuration
  94         msr.lo |= (1 << 10); // redirect IO-based CState transition requests to MWAIT
  95         msr.lo &= ~(1 << 9); // Issue a single stop grant cycle upon stpclk
  96         msr.lo &= ~7; msr.lo |= HIGHEST_CLEVEL; // support at most C3
  97         // TODO Do we want Deep C4 and  Dynamic L2 shrinking?
  98         wrmsr(PMG_CST_CONFIG_CONTROL, msr);
  99
 100         // set P_BLK address
 101         msr = rdmsr(PMG_IO_BASE_ADDR);
 102         msr.lo = (PMB0 + 4) | (PMB1 << 16);
 103         wrmsr(PMG_IO_BASE_ADDR, msr);
 104
 105         // set C_LVL controls
 106         msr = rdmsr(PMG_IO_CAPTURE_ADDR);
 107         msr.lo = (PMB0 + 4) | ((HIGHEST_CLEVEL - 2) << 16); // -2 because LVL0+1 aren't counted
 108         wrmsr(PMG_IO_CAPTURE_ADDR, msr);
 109 }
 110
 111 #define IA32_MISC_ENABLE        0x1a0
 112 static void configure_misc(void)
 113 {
 114         msr_t msr;
 115
 116         msr = rdmsr(IA32_MISC_ENABLE);
 117         msr.lo |= (1 << 3);     /* TM1 enable */
 118         msr.lo |= (1 << 13);    /* TM2 enable */
 119         msr.lo |= (1 << 17);    /* Bidirectional PROCHOT# */
 120
 121         msr.lo |= (1 << 10);    /* FERR# multiplexing */
 122
 123         // TODO: Only if  IA32_PLATFORM_ID[17] = 0 and IA32_PLATFORM_ID[50] = 1
 124         msr.lo |= (1 << 16);    /* Enhanced SpeedStep Enable */
 125
 126         // TODO Do we want Deep C4 and  Dynamic L2 shrinking?
 127         wrmsr(IA32_MISC_ENABLE, msr);
 128
 129         msr.lo |= (1 << 20);    /* Lock Enhanced SpeedStep Enable */
 130         wrmsr(IA32_MISC_ENABLE, msr);
 131 }
 132
 133 #if CONFIG_USBDEBUG
 134 static unsigned ehci_debug_addr;
 135 #endif
 136
 137 static void model_106cx_init(device_t cpu)
 138 {
 139         char processor_name[49];
 140
 141         /* Turn on caching if we haven't already */
 142         x86_enable_cache();
 143
 144         /* Update the microcode */
 145         intel_update_microcode(microcode_updates);
 146
 147         /* Print processor name */
 148         fill_processor_name(processor_name);
 149         printk(BIOS_INFO, "CPU: %s.\n", processor_name);
 150
 151 #if CONFIG_USBDEBUG
 152         // Is this caution really needed?
 153         if(!ehci_debug_addr)
 154                 ehci_debug_addr = get_ehci_debug();
 155         set_ehci_debug(0);
 156 #endif
 157
 158         /* Setup MTRRs */
 159         x86_setup_mtrrs(32);
 160         x86_mtrr_check();
 161
 162 #if CONFIG_USBDEBUG
 163         set_ehci_debug(ehci_debug_addr);
 164 #endif
 165
 166         /* Enable the local cpu apics */
 167         setup_lapic();
 168
 169         /* Enable virtualization */
 170         enable_vmx();
 171
 172         /* Configure C States */
 173         configure_c_states();
 174
 175         /* Configure Enhanced SpeedStep and Thermal Sensors */
 176         configure_misc();
 177
 178         /* TODO: PIC thermal sensor control */
 179
 180         /* Start up my cpu siblings */
 181         intel_sibling_init(cpu);
 182 }
 183
 184 static struct device_operations cpu_dev_ops = {
 185         .init     = model_106cx_init,
 186 };
 187
 188 static struct cpu_device_id cpu_table[] = {
 189         { X86_VENDOR_INTEL, 0x106c0 }, /* Intel Atom 230 */
 190         { 0, 0 },
 191 };
 192
 193 static const struct cpu_driver driver __cpu_driver = {
 194         .ops      = &cpu_dev_ops,
 195         .id_table = cpu_table,
 196 };
 197