src/cpu/intel/model_1067x/model_1067x_init.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 #include <console/console.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <string.h>
  26 #include <cpu/cpu.h>
  27 #include <cpu/x86/mtrr.h>
  28 #include <cpu/x86/msr.h>
  29 #include <cpu/x86/lapic.h>
  30 #include <cpu/intel/microcode.h>
  31 #include <cpu/intel/hyperthreading.h>
  32 #include <cpu/x86/cache.h>
  33 #include <cpu/x86/mtrr.h>
  34 #include <cpu/x86/name.h>
  35
  36 static const uint32_t microcode_updates[] = {
  37         /*  Dummy terminator  */
  38         0x0, 0x0, 0x0, 0x0,
  39         0x0, 0x0, 0x0, 0x0,
  40         0x0, 0x0, 0x0, 0x0,
  41         0x0, 0x0, 0x0, 0x0,
  42 };
  43
  44 static void init_timer(void)
  45 {
  46         /* Set the apic timer to no interrupts and periodic mode */
  47         lapic_write(LAPIC_LVTT, (1 << 17)|(1<< 16)|(0 << 12)|(0 << 0));
  48
  49         /* Set the divider to 1, no divider */
  50         lapic_write(LAPIC_TDCR, LAPIC_TDR_DIV_1);
  51
  52         /* Set the initial counter to 0xffffffff */
  53         lapic_write(LAPIC_TMICT, 0xffffffff);
  54 }
  55
  56 #define IA32_FEATURE_CONTROL 0x003a
  57
  58 #define CPUID_VMX (1 << 5)
  59 #define CPUID_SMX (1 << 6)
  60 static void enable_vmx(void)
  61 {
  62         struct cpuid_result regs;
  63         msr_t msr;
  64
  65         msr = rdmsr(IA32_FEATURE_CONTROL);
  66
  67         if (msr.lo & (1 << 0)) {
  68                 /* VMX locked. If we set it again we get an illegal
  69                  * instruction
  70                  */
  71                 return;
  72         }
  73
  74         regs = cpuid(1);
  75         if (regs.ecx & CPUID_VMX) {
  76                 msr.lo |= (1 << 2);
  77                 if (regs.ecx & CPUID_SMX)
  78                         msr.lo |= (1 << 1);
  79         }
  80
  81         wrmsr(IA32_FEATURE_CONTROL, msr);
  82
  83         msr.lo |= (1 << 0); /* Set lock bit */
  84
  85         wrmsr(IA32_FEATURE_CONTROL, msr);
  86 }
  87
  88 #define PMG_CST_CONFIG_CONTROL  0xe2
  89 #define PMG_IO_BASE_ADDR        0xe3
  90 #define PMG_IO_CAPTURE_ADDR     0xe4
  91
  92 #define PMB0_BASE               0x580
  93 #define PMB1_BASE               0x800
  94 #define CST_RANGE               2
  95 static void configure_c_states(void)
  96 {
  97         msr_t msr;
  98
  99         msr = rdmsr(PMG_CST_CONFIG_CONTROL);
 100
 101         msr.lo |= (1 << 15); // config lock until next reset
 102         msr.lo |= (1 << 14); // Deeper Sleep
 103         msr.lo |= (1 << 10); // Enable IO MWAIT redirection
 104         msr.lo &= ~(1 << 9); // Issue a  single stop grant cycle upon stpclk
 105         msr.lo |= (1 << 3); // Dynamic L2
 106
 107         wrmsr(PMG_CST_CONFIG_CONTROL, msr);
 108
 109         /* Set Processor MWAIT IO BASE */
 110         msr.hi = 0;
 111         msr.lo = ((PMB0_BASE + 4) & 0xffff) | (((PMB1_BASE + 9) & 0xffff) << 16);
 112         wrmsr(PMG_IO_BASE_ADDR, msr);
 113
 114         /* Set IO Capture Address */
 115         msr.hi = 0;
 116         msr.lo = ((PMB0_BASE + 4) & 0xffff) | (( CST_RANGE & 0xffff) << 16);
 117         wrmsr(PMG_IO_CAPTURE_ADDR, msr);
 118 }
 119
 120 #define IA32_MISC_ENABLE        0x1a0
 121 static void configure_misc(void)
 122 {
 123         msr_t msr;
 124
 125         msr = rdmsr(IA32_MISC_ENABLE);
 126         msr.lo |= (1 << 3);     /* TM1 enable */
 127         msr.lo |= (1 << 13);    /* TM2 enable */
 128         msr.lo |= (1 << 17);    /* Bidirectional PROCHOT# */
 129
 130         msr.lo |= (1 << 10);    /* FERR# multiplexing */
 131
 132         // TODO: Only if  IA32_PLATFORM_ID[17] = 0 and IA32_PLATFORM_ID[50] = 1
 133         msr.lo |= (1 << 16);    /* Enhanced SpeedStep Enable */
 134
 135         /* Enable C2E */
 136         msr.lo |= (1 << 26);
 137
 138         /* Enable C4E */
 139         /* TODO This should only be done on mobile CPUs, see cpuid 5 */
 140         msr.hi |= (1 << (32 - 32)); // C4E
 141         msr.hi |= (1 << (33 - 32)); // Hard C4E
 142
 143         /* Enable EMTTM. */
 144         /* NOTE: We leave the EMTTM_CR_TABLE0-5 at their default values */
 145         msr.hi |= (1 << (36 - 32));
 146
 147         wrmsr(IA32_MISC_ENABLE, msr);
 148
 149         msr.lo |= (1 << 20);    /* Lock Enhanced SpeedStep Enable */
 150         wrmsr(IA32_MISC_ENABLE, msr);
 151 }
 152
 153 #define PIC_SENS_CFG    0x1aa
 154 static void configure_pic_thermal_sensors(void)
 155 {
 156         msr_t msr;
 157
 158         msr = rdmsr(PIC_SENS_CFG);
 159
 160         msr.lo |= (1 << 21); // inter-core lock TM1
 161         msr.lo |= (1 << 4); // Enable bypass filter
 162
 163         wrmsr(PIC_SENS_CFG, msr);
 164 }
 165
 166 #if CONFIG_USBDEBUG
 167 static unsigned ehci_debug_addr;
 168 #endif
 169
 170 static void model_1067x_init(device_t cpu)
 171 {
 172         char processor_name[49];
 173
 174         /* Turn on caching if we haven't already */
 175         x86_enable_cache();
 176
 177         /* Update the microcode */
 178         intel_update_microcode(microcode_updates);
 179
 180         /* Print processor name */
 181         fill_processor_name(processor_name);
 182         printk(BIOS_INFO, "CPU: %s.\n", processor_name);
 183
 184 #if CONFIG_USBDEBUG
 185         // Is this caution really needed?
 186         if(!ehci_debug_addr)
 187                 ehci_debug_addr = get_ehci_debug();
 188         set_ehci_debug(0);
 189 #endif
 190
 191         /* Setup MTRRs */
 192         x86_setup_mtrrs(36);
 193         x86_mtrr_check();
 194
 195 #if CONFIG_USBDEBUG
 196         set_ehci_debug(ehci_debug_addr);
 197 #endif
 198
 199         /* Enable the local cpu apics */
 200         setup_lapic();
 201
 202         /* Initialize the APIC timer */
 203         init_timer();
 204
 205         /* Enable virtualization */
 206         enable_vmx();
 207
 208         /* Configure C States */
 209         configure_c_states();
 210
 211         /* Configure Enhanced SpeedStep and Thermal Sensors */
 212         configure_misc();
 213
 214         /* PIC thermal sensor control */
 215         configure_pic_thermal_sensors();
 216
 217         /* Start up my cpu siblings */
 218         intel_sibling_init(cpu);
 219 }
 220
 221 static struct device_operations cpu_dev_ops = {
 222         .init     = model_1067x_init,
 223 };
 224
 225 static struct cpu_device_id cpu_table[] = {
 226         { X86_VENDOR_INTEL, 0x10676 }, /* Intel Core 2 Solo/Core Duo */
 227         { 0, 0 },
 228 };
 229
 230 static const struct cpu_driver driver __cpu_driver = {
 231         .ops      = &cpu_dev_ops,
 232         .id_table = cpu_table,
 233 };
 234