src/cpu/amd/model_10xxx/model_10xxx_init.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <cpu/x86/msr.h>
  22 #include <cpu/amd/mtrr.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <string.h>
  26 #include <cpu/x86/msr.h>
  27 #include <cpu/x86/pae.h>
  28 #include <pc80/mc146818rtc.h>
  29 #include <cpu/x86/lapic.h>
  30
  31 #include "northbridge/amd/amdfam10/amdfam10.h"
  32
  33 #include <cpu/amd/model_10xxx_rev.h>
  34 #include <cpu/cpu.h>
  35 #include <cpu/x86/cache.h>
  36 #include <cpu/x86/mtrr.h>
  37 #include <cpu/amd/multicore.h>
  38 #include <cpu/amd/model_10xxx_msr.h>
  39
  40 #define MCI_STATUS 0x401
  41
  42 msr_t rdmsr_amd(u32 index)
  43 {
  44         msr_t result;
  45         __asm__ __volatile__(
  46                 "rdmsr"
  47                 :"=a"(result.lo), "=d"(result.hi)
  48                 :"c"(index), "D"(0x9c5a203a)
  49         );
  50         return result;
  51 }
  52
  53 void wrmsr_amd(u32 index, msr_t msr)
  54 {
  55         __asm__ __volatile__(
  56                 "wrmsr"
  57                 :       /* No outputs */
  58                 :"c"(index), "a"(msr.lo), "d"(msr.hi), "D"(0x9c5a203a)
  59         );
  60 }
  61
  62 static void model_10xxx_init(device_t dev)
  63 {
  64         u8 i;
  65         msr_t msr;
  66         struct node_core_id id;
  67 #if CONFIG_LOGICAL_CPUS == 1
  68         u32 siblings;
  69 #endif
  70
  71         id = get_node_core_id(read_nb_cfg_54());        /* nb_cfg_54 can not be set */
  72         printk(BIOS_DEBUG, "nodeid = %02d, coreid = %02d\n", id.nodeid, id.coreid);
  73
  74         /* Turn on caching if we haven't already */
  75         x86_enable_cache();
  76         amd_setup_mtrrs();
  77         x86_mtrr_check();
  78
  79         disable_cache();
  80
  81         /* zero the machine check error status registers */
  82         msr.lo = 0;
  83         msr.hi = 0;
  84         for (i = 0; i < 5; i++) {
  85                 wrmsr(MCI_STATUS + (i * 4), msr);
  86         }
  87
  88         enable_cache();
  89
  90         /* Enable the local cpu apics */
  91         setup_lapic();
  92
  93         /* Set the processor name string */
  94         init_processor_name();
  95
  96 #if CONFIG_LOGICAL_CPUS == 1
  97         siblings = cpuid_ecx(0x80000008) & 0xff;
  98
  99         if (siblings > 0) {
 100                 msr = rdmsr_amd(CPU_ID_FEATURES_MSR);
 101                 msr.lo |= 1 << 28;
 102                 wrmsr_amd(CPU_ID_FEATURES_MSR, msr);
 103
 104                 msr = rdmsr_amd(CPU_ID_EXT_FEATURES_MSR);
 105                 msr.hi |= 1 << (33 - 32);
 106                 wrmsr_amd(CPU_ID_EXT_FEATURES_MSR, msr);
 107         }
 108         printk(BIOS_DEBUG, "siblings = %02d, ", siblings);
 109 #endif
 110
 111         /* DisableCf8ExtCfg */
 112         msr = rdmsr(NB_CFG_MSR);
 113         msr.hi &= ~(1 << (46 - 32));
 114         wrmsr(NB_CFG_MSR, msr);
 115
 116         msr = rdmsr(BU_CFG2_MSR);
 117         /* Clear ClLinesToNbDis */
 118         msr.lo &= ~(1 << 15);
 119         /* Clear bit 35 as per Erratum 343 */
 120         msr.hi &= ~(1 << (35-32));
 121         wrmsr(BU_CFG2_MSR, msr);
 122
 123         /* Write protect SMM space with SMMLOCK. */
 124         msr = rdmsr(HWCR_MSR);
 125         msr.lo |= (1 << 0);
 126         wrmsr(HWCR_MSR, msr);
 127
 128 }
 129
 130 static struct device_operations cpu_dev_ops = {
 131         .init = model_10xxx_init,
 132 };
 133
 134 static struct cpu_device_id cpu_table[] = {
 135 //AMD_GH_SUPPORT
 136         { X86_VENDOR_AMD, 0x100f00 },           /* SH-F0 L1 */
 137         { X86_VENDOR_AMD, 0x100f10 },           /* M2 */
 138         { X86_VENDOR_AMD, 0x100f20 },           /* S1g1 */
 139         { X86_VENDOR_AMD, 0x100f21 },
 140         { X86_VENDOR_AMD, 0x100f2A },
 141         { X86_VENDOR_AMD, 0x100f22 },
 142         { X86_VENDOR_AMD, 0x100f23 },
 143         { X86_VENDOR_AMD, 0x100f40 },           /* RB-C0 */
 144         { X86_VENDOR_AMD, 0x100F42 },           /* RB-C2 */
 145         { X86_VENDOR_AMD, 0x100F43 },           /* RB-C3 */
 146         { X86_VENDOR_AMD, 0x100F52 },           /* BL-C2 */
 147         { X86_VENDOR_AMD, 0x100F62 },           /* DA-C2 */
 148         { X86_VENDOR_AMD, 0x100F63 },           /* DA-C3 */
 149         { X86_VENDOR_AMD, 0x100F80 },           /* HY-D0 */
 150         { 0, 0 },
 151 };
 152
 153 static const struct cpu_driver model_10xxx __cpu_driver = {
 154         .ops      = &cpu_dev_ops,
 155         .id_table = cpu_table,
 156 };