src/cpu/amd/model_10xxx/fidvid.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #if CONFIG_SET_FIDVID
  21 #include <northbridge/amd/amdht/AsPsDefs.h>
  22
  23 static inline void print_debug_fv(const char *str, u32 val)
  24 {
  25 #if CONFIG_SET_FIDVID_DEBUG
  26         printk(BIOS_DEBUG, "%s%x\n", str, val);
  27 #endif
  28 }
  29
  30 static inline void print_debug_fv_8(const char *str, u8 val)
  31 {
  32 #if CONFIG_SET_FIDVID_DEBUG
  33         printk(BIOS_DEBUG, "%s%02x\n", str, val);
  34 #endif
  35 }
  36
  37 static inline void print_debug_fv_64(const char *str, u32 val, u32 val2)
  38 {
  39 #if CONFIG_SET_FIDVID_DEBUG
  40         printk(BIOS_DEBUG, "%s%x%x\n", str, val, val2);
  41 #endif
  42 }
  43
  44 struct fidvid_st {
  45         u32 common_fid;
  46 };
  47
  48 static void enable_fid_change(u8 fid)
  49 {
  50         u32 dword;
  51         u32 nodes;
  52         device_t dev;
  53         int i;
  54
  55         nodes = get_nodes();
  56
  57         for (i = 0; i < nodes; i++) {
  58                 dev = NODE_PCI(i, 3);
  59                 dword = pci_read_config32(dev, 0xd4);
  60                 dword &= ~0x1F;
  61                 dword |= (u32) fid & 0x1F;
  62                 dword |= 1 << 5;        // enable
  63                 pci_write_config32(dev, 0xd4, dword);
  64                 printk(BIOS_DEBUG, "FID Change Node:%02x, F3xD4: %08x \n", i,
  65                        dword);
  66         }
  67 }
  68
  69 static void setVSRamp(device_t dev) {
  70         /* BKDG r31116 2010-04-22  2.4.1.7 step b F3xD8[VSRampTime]
  71          * If this field accepts 8 values between 10 and 500 us why
  72          * does page 324 say "BIOS should set this field to 001b."
  73          * (20 us) ?
  74          * Shouldn't it depend on the voltage regulators, mainboard
  75          * or something ?
  76          */
  77         u32 dword;
  78         dword = pci_read_config32(dev, 0xd8);
  79         dword &= VSRAMP_MASK;
  80         dword |= VSRAMP_VALUE;
  81         pci_write_config32(dev, 0xd8, dword);
  82 }
  83
  84 static void recalculateVsSlamTimeSettingOnCorePre(device_t dev)
  85 {
  86         u8 pviModeFlag;
  87         u8 highVoltageVid, lowVoltageVid, bValue;
  88         u16 minimumSlamTime;
  89         u16 vSlamTimes[7] = { 1000, 2000, 3000, 4000, 6000, 10000, 20000 };     /* Reg settings scaled by 100 */
  90         u32 dtemp;
  91         msr_t msr;
  92
  93         /* This function calculates the VsSlamTime using the range of possible
  94          * voltages instead of a hardcoded 200us.
  95          * Note:This function is called from setFidVidRegs and setUserPs after
  96          * programming a custom Pstate.
  97          */
  98
  99         /* Calculate Slam Time
 100          * Vslam = 0.4us/mV * Vp0 - (lowest out of Vpmin or Valt)
 101          * In our case, we will scale the values by 100 to avoid
 102          * decimals.
 103          */
 104
 105         /* Determine if this is a PVI or SVI system */
 106         dtemp = pci_read_config32(dev, 0xA0);
 107
 108         if (dtemp & PVI_MODE)
 109                 pviModeFlag = 1;
 110         else
 111                 pviModeFlag = 0;
 112
 113         /* Get P0's voltage */
 114         msr = rdmsr(0xC0010064);
 115         highVoltageVid = (u8) ((msr.lo >> PS_CPU_VID_SHFT) & 0x7F);
 116
 117         /* If SVI, we only care about CPU VID.
 118          * If PVI, determine the higher voltage b/t NB and CPU
 119          */
 120         if (pviModeFlag) {
 121                 bValue = (u8) ((msr.lo >> PS_NB_VID_SHFT) & 0x7F);
 122                 if (highVoltageVid > bValue)
 123                         highVoltageVid = bValue;
 124         }
 125
 126         /* Get Pmin's index */
 127         msr = rdmsr(0xC0010061);
 128         bValue = (u8) ((msr.lo >> PS_CUR_LIM_SHFT) & BIT_MASK_3);
 129
 130         /* Get Pmin's VID */
 131         msr = rdmsr(0xC0010064 + bValue);
 132         lowVoltageVid = (u8) ((msr.lo >> PS_CPU_VID_SHFT) & 0x7F);
 133
 134         /* If SVI, we only care about CPU VID.
 135          * If PVI, determine the higher voltage b/t NB and CPU
 136          */
 137         if (pviModeFlag) {
 138                 bValue = (u8) ((msr.lo >> PS_NB_VID_SHFT) & 0x7F);
 139                 if (lowVoltageVid > bValue)
 140                         lowVoltageVid = bValue;
 141         }
 142
 143         /* Get AltVID */
 144         dtemp = pci_read_config32(dev, 0xDC);
 145         bValue = (u8) (dtemp & BIT_MASK_7);
 146
 147         /* Use the VID with the lowest voltage (higher VID) */
 148         if (lowVoltageVid < bValue)
 149                 lowVoltageVid = bValue;
 150
 151         /* If Vids are 7Dh - 7Fh, force 7Ch to keep calculations linear */
 152         if (lowVoltageVid > 0x7C) {
 153                 lowVoltageVid = 0x7C;
 154                 if (highVoltageVid > 0x7C)
 155                         highVoltageVid = 0x7C;
 156         }
 157
 158         bValue = (u8) (lowVoltageVid - highVoltageVid);
 159
 160         /* Each Vid increment is 12.5 mV.  The minimum slam time is:
 161          * vidCodeDelta * 12.5mV * 0.4us/mV
 162          * Scale by 100 to avoid decimals.
 163          */
 164         minimumSlamTime = bValue * (125 * 4);
 165
 166         /* Now round up to nearest register setting.
 167          * Note that if we don't find a value, we
 168          * will fall through to a value of 7
 169          */
 170         for (bValue = 0; bValue < 7; bValue++) {
 171                 if (minimumSlamTime <= vSlamTimes[bValue])
 172                         break;
 173         }
 174
 175         /* Apply the value */
 176         dtemp = pci_read_config32(dev, 0xD8);
 177         dtemp &= VSSLAM_MASK;
 178         dtemp |= bValue;
 179         pci_write_config32(dev, 0xd8, dtemp);
 180 }
 181
 182 static u32 nb_clk_did(int node, u32 cpuRev,u8 procPkg) {
 183         u8 link0isGen3 = 0;
 184         u8 offset;
 185         if (AMD_CpuFindCapability(node, 0, &offset)) {
 186           link0isGen3 = (AMD_checkLinkType(node, 0, offset) & HTPHY_LINKTYPE_HT3 );
 187         }
 188         /* FIXME: NB_CLKDID should be 101b for AMD_DA_C2 in package
 189            S1g3 in link Gen3 mode, but I don't know how to tell
 190            package S1g3 from S1g4 */
 191         if ((cpuRev & AMD_DA_C2) && (procPkg & AMD_PKGTYPE_S1gX)
 192            && link0isGen3) {
 193           return 5 ; /* divide clk by 128*/
 194         } else {
 195           return 4 ; /* divide clk by 16 */
 196         }
 197 }
 198
 199
 200 static u32 power_up_down(int node, u8 procPkg) {
 201        u32 dword=0;
 202         /* from CPU rev guide #41322 rev 3.74 June 2010 Table 26 */
 203         u8 singleLinkFlag = ((procPkg == AMD_PKGTYPE_AM3_2r2)
 204                              || (procPkg == AMD_PKGTYPE_S1gX)
 205                              || (procPkg == AMD_PKGTYPE_ASB2));
 206
 207         if (singleLinkFlag) {
 208           /*
 209            * PowerStepUp=01000b - 50nS
 210            * PowerStepDown=01000b - 50ns
 211            */
 212           dword |= PW_STP_UP50 | PW_STP_DN50;
 213         } else {
 214           u32 dispRefModeEn = (pci_read_config32(NODE_PCI(node,0),0x68) >> 24) & 1;
 215           u32 isocEn = 0;
 216           int j;
 217           for(j=0 ; (j<4) && (!isocEn) ; j++ ) {
 218             u8 offset;
 219             if (AMD_CpuFindCapability(node, j, &offset)) {
 220               isocEn = (pci_read_config32(NODE_PCI(node,0),offset+4) >>12) & 1;
 221             }
 222           }
 223
 224           if (dispRefModeEn || isocEn) {
 225                 dword |= PW_STP_UP50 | PW_STP_DN50 ;
 226           } else {
 227                 /* get number of cores for PowerStepUp & PowerStepDown in server
 228                    1 core - 400nS  - 0000b
 229                    2 cores - 200nS - 0010b
 230                    3 cores - 133nS -> 100nS - 0011b
 231                    4 cores - 100nS - 0011b
 232                  */
 233                 switch (get_core_num_in_bsp(node)) {
 234                 case 0:
 235                         dword |= PW_STP_UP400 | PW_STP_DN400;
 236                         break;
 237                 case 1:
 238                 case 2:
 239                         dword |= PW_STP_UP200 | PW_STP_DN200;
 240                         break;
 241                 case 3:
 242                         dword |= PW_STP_UP100 | PW_STP_DN100;
 243                         break;
 244                 default:
 245                         dword |= PW_STP_UP100 | PW_STP_DN100;
 246                         break;
 247                 }
 248           }
 249         }
 250         return dword;
 251 }
 252
 253 static void config_clk_power_ctrl_reg0(int node, u32 cpuRev, u8 procPkg) {
 254         device_t dev = NODE_PCI(node, 3);
 255
 256         /* Program fields in Clock Power/Control register0 (F3xD4) */
 257
 258         /* set F3xD4 Clock Power/Timing Control 0 Register
 259          * NbClkDidApplyAll=1b
 260          * NbClkDid=100b or 101b
 261          * PowerStepUp= "platform dependent"
 262          * PowerStepDown= "platform dependent"
 263          * LinkPllLink=01b
 264          * ClkRampHystCtl=HW default
 265          * ClkRampHystSel=1111b
 266          */
 267         u32 dword= pci_read_config32(dev, 0xd4);
 268         dword &= CPTC0_MASK;
 269         dword |= NB_CLKDID_ALL | LNK_PLL_LOCK | CLK_RAMP_HYST_SEL_VAL;
 270         dword |= (nb_clk_did(node,cpuRev,procPkg) <<  NB_CLKDID_SHIFT);
 271
 272         dword |= power_up_down(node, procPkg);
 273
 274         pci_write_config32(dev, 0xd4, dword);
 275
 276 }
 277
 278 static void config_power_ctrl_misc_reg(device_t dev) {
 279         /* check PVI/SVI */
 280         u32 dword = pci_read_config32(dev, 0xA0);
 281         if (dword & PVI_MODE) { /* PVI */
 282                 /* set slamVidMode to 0 for PVI */
 283                 dword &= VID_SLAM_OFF | PLLLOCK_OFF;
 284                 dword |= PLLLOCK_DFT_L;
 285                 pci_write_config32(dev, 0xA0, dword);
 286         } else {        /* SVI */
 287                 /* set slamVidMode to 1 for SVI */
 288                 dword &= PLLLOCK_OFF;
 289                 dword |= PLLLOCK_DFT_L | VID_SLAM_ON;
 290                 pci_write_config32(dev, 0xA0, dword);
 291
 292                 u32 dtemp = dword;
 293
 294                 /* Program F3xD8[PwrPlanes] according F3xA0[DulaVdd]  */
 295                 dword = pci_read_config32(dev, 0xD8);
 296
 297                 if (dtemp & DUAL_VDD_BIT)
 298                         dword |= PWR_PLN_ON;
 299                 else
 300                         dword &= PWR_PLN_OFF;
 301                 pci_write_config32(dev, 0xD8, dword);
 302         }
 303 }
 304
 305 static void config_nb_syn_ptr_adj(device_t dev) {
 306         /* Note the following settings are additional from the ported
 307          * function setFidVidRegs()
 308          */
 309         u32 dword = pci_read_config32(dev, 0xDc);
 310         dword |= 0x5 << 12;     /* NbsynPtrAdj set to 0x5 per BKDG (needs reset) */
 311         pci_write_config32(dev, 0xdc, dword);
 312
 313 }
 314
 315 static void config_acpi_pwr_state_ctrl_regs(device_t dev) {
 316         /* Rev B settings - FIXME: support other revs. */
 317         u32 dword = 0xA0E641E6;
 318         pci_write_config32(dev, 0x84, dword);
 319         dword = 0xE600A681;
 320         pci_write_config32(dev, 0x80, dword);
 321 }
 322
 323 static void prep_fid_change(void)
 324 {
 325         u32 dword;
 326         u32 nodes;
 327         device_t dev;
 328         int i;
 329
 330         /* This needs to be run before any Pstate changes are requested */
 331
 332         nodes = get_nodes();
 333
 334         for (i = 0; i < nodes; i++) {
 335                 printk(BIOS_DEBUG, "Prep FID/VID Node:%02x \n", i);
 336                 dev = NODE_PCI(i, 3);
 337                 u32 cpuRev = mctGetLogicalCPUID(0xFF) ;
 338                 u8 procPkg =  mctGetProcessorPackageType();
 339
 340                 setVSRamp(dev);
 341                 /* BKDG r31116 2010-04-22  2.4.1.7 step b F3xD8[VSSlamTime] */
 342                 /* Figure out the value for VsSlamTime and program it */
 343                 recalculateVsSlamTimeSettingOnCorePre(dev);
 344
 345                 config_clk_power_ctrl_reg0(i,cpuRev,procPkg);
 346
 347                 config_power_ctrl_misc_reg(dev);
 348
 349                 config_nb_syn_ptr_adj(dev);
 350
 351                 config_acpi_pwr_state_ctrl_regs(dev);
 352
 353                 dword = pci_read_config32(dev, 0x80);
 354                 printk(BIOS_DEBUG, "  F3x80: %08x \n", dword);
 355                 dword = pci_read_config32(dev, 0x84);
 356                 printk(BIOS_DEBUG, "  F3x84: %08x \n", dword);
 357                 dword = pci_read_config32(dev, 0xD4);
 358                 printk(BIOS_DEBUG, "  F3xD4: %08x \n", dword);
 359                 dword = pci_read_config32(dev, 0xD8);
 360                 printk(BIOS_DEBUG, "  F3xD8: %08x \n", dword);
 361                 dword = pci_read_config32(dev, 0xDC);
 362                 printk(BIOS_DEBUG, "  F3xDC: %08x \n", dword);
 363
 364
 365         }
 366 }
 367
 368
 369 static void UpdateSinglePlaneNbVid(void)
 370 {
 371         u32 nbVid, cpuVid;
 372         u8 i;
 373         msr_t msr;
 374
 375         /* copy higher voltage (lower VID) of NBVID & CPUVID to both */
 376         for (i = 0; i < 5; i++) {
 377                 msr = rdmsr(PS_REG_BASE + i);
 378                 nbVid = (msr.lo & PS_CPU_VID_M_ON) >> PS_CPU_VID_SHFT;
 379                 cpuVid = (msr.lo & PS_NB_VID_M_ON) >> PS_NB_VID_SHFT;
 380
 381                 if (nbVid != cpuVid) {
 382                         if (nbVid > cpuVid)
 383                                 nbVid = cpuVid;
 384
 385                         msr.lo = msr.lo & PS_BOTH_VID_OFF;
 386                         msr.lo = msr.lo | (u32) ((nbVid) << PS_NB_VID_SHFT);
 387                         msr.lo = msr.lo | (u32) ((nbVid) << PS_CPU_VID_SHFT);
 388                         wrmsr(PS_REG_BASE + i, msr);
 389                 }
 390         }
 391 }
 392
 393 static void fixPsNbVidBeforeWR(u32 newNbVid, u32 coreid)
 394 {
 395         msr_t msr;
 396         u8 startup_pstate;
 397
 398         /* This function sets NbVid before the warm reset.
 399          *       Get StartupPstate from MSRC001_0071.
 400          *       Read Pstate register pionted by [StartupPstate].
 401          *       and copy its content to P0 and P1 registers.
 402          *       Copy newNbVid to P0[NbVid].
 403          *       transition to P1 on all cores,
 404          *       then transition to P0 on core 0.
 405          *       Wait for MSRC001_0063[CurPstate] = 000b on core 0.
 406          */
 407
 408         msr = rdmsr(0xc0010071);
 409         startup_pstate = (msr.hi >> (32 - 32)) & 0x07;
 410
 411         /* Copy startup pstate to P1 and P0 MSRs. Set the maxvid for this node in P0.
 412          * Then transition to P1 for corex and P0 for core0.
 413          * These setting will be cleared by the warm reset
 414          */
 415         msr = rdmsr(0xC0010064 + startup_pstate);
 416         wrmsr(0xC0010065, msr);
 417         wrmsr(0xC0010064, msr);
 418
 419         msr.lo &= ~0xFE000000;  // clear nbvid
 420         msr.lo |= newNbVid << 25;
 421         wrmsr(0xC0010064, msr);
 422
 423         UpdateSinglePlaneNbVid();
 424
 425         // Transition to P1 for all APs and P0 for core0.
 426         msr = rdmsr(0xC0010062);
 427         msr.lo = (msr.lo & ~0x07) | 1;
 428         wrmsr(0xC0010062, msr);
 429
 430         // Wait for P1 to set.
 431         do {
 432                 msr = rdmsr(0xC0010063);
 433         } while (msr.lo != 1);
 434
 435         if (coreid == 0) {
 436                 msr.lo = msr.lo & ~0x07;
 437                 wrmsr(0xC0010062, msr);
 438                 // Wait for P0 to set.
 439                 do {
 440                         msr = rdmsr(0xC0010063);
 441                 } while (msr.lo != 0);
 442         }
 443 }
 444
 445 static void coreDelay(void)
 446 {
 447         u32 saved;
 448         u32 hi, lo, msr;
 449         u32 cycles;
 450
 451         /* delay ~40us
 452            This seems like a hack to me...
 453            It would be nice to have a central delay function. */
 454
 455         cycles = 8000 << 3;     /* x8 (number of 1.25ns ticks) */
 456
 457         msr = 0x10;             /* TSC */
 458         _RDMSR(msr, &lo, &hi);
 459         saved = lo;
 460         do {
 461                 _RDMSR(msr, &lo, &hi);
 462         } while (lo - saved < cycles);
 463 }
 464
 465 static void transitionVid(u32 targetVid, u8 dev, u8 isNb)
 466 {
 467         u32 currentVid, dtemp;
 468         msr_t msr;
 469         u8 vsTimecode;
 470         u16 timeTable[8] = { 10, 20, 30, 40, 60, 100, 200, 500 };
 471         int vsTime;
 472
 473         /* This function steps or slam the Nb VID to the target VID.
 474          * It uses VSRampTime for [SlamVidMode]=0 ([PviMode]=1)
 475          * or VSSlamTime for [SlamVidMode]=1 ([PviMode]=0)to time period.
 476          */
 477
 478         /* get the current VID */
 479         msr = rdmsr(0xC0010071);
 480         if (isNb)
 481                 currentVid = (msr.lo >> NB_VID_POS) & BIT_MASK_7;
 482         else
 483                 currentVid = (msr.lo >> CPU_VID_POS) & BIT_MASK_7;
 484
 485         /* Read MSRC001_0070 COFVID Control Register */
 486         msr = rdmsr(0xC0010070);
 487
 488         /* check PVI/SPI */
 489         dtemp = pci_read_config32(dev, 0xA0);
 490         if (dtemp & PVI_MODE) { /* PVI, step VID */
 491                 if (currentVid < targetVid) {
 492                         while (currentVid < targetVid) {
 493                                 currentVid++;
 494                                 if (isNb)
 495                                         msr.lo = (msr.lo & NB_VID_MASK_OFF) | (currentVid << NB_VID_POS);
 496                                 else
 497                                         msr.lo = (msr.lo & CPU_VID_MASK_OFF) | (currentVid << CPU_VID_POS);
 498                                 wrmsr(0xC0010070, msr);
 499
 500                                 /* read F3xD8[VSRampTime]  */
 501                                 dtemp = pci_read_config32(dev, 0xD8);
 502                                 vsTimecode = (u8) ((dtemp >> VS_RAMP_T) & 0x7);
 503                                 vsTime = (int)timeTable[vsTimecode];
 504                                 do {
 505                                         coreDelay();
 506                                         vsTime -= 40;
 507                                 } while (vsTime > 0);
 508                         }
 509                 } else if (currentVid > targetVid) {
 510                         while (currentVid > targetVid) {
 511                                 currentVid--;
 512                                 if (isNb)
 513                                         msr.lo = (msr.lo & NB_VID_MASK_OFF) | (currentVid << NB_VID_POS);
 514                                 else
 515                                         msr.lo = (msr.lo & CPU_VID_MASK_OFF) | (currentVid << CPU_VID_POS);
 516                                 wrmsr(0xC0010070, msr);
 517
 518                                 /* read F3xD8[VSRampTime]  */
 519                                 dtemp = pci_read_config32(dev, 0xD8);
 520                                 vsTimecode = (u8) ((dtemp >> VS_RAMP_T) & 0x7);
 521                                 vsTime = (int)timeTable[vsTimecode];
 522                                 do {
 523                                         coreDelay();
 524                                         vsTime -= 40;
 525                                 } while (vsTime > 0);
 526                         }
 527                 }
 528         } else {                /* SVI, slam VID */
 529                 if (isNb)
 530                         msr.lo = (msr.lo & NB_VID_MASK_OFF) | (targetVid << NB_VID_POS);
 531                 else
 532                         msr.lo = (msr.lo & CPU_VID_MASK_OFF) | (targetVid << CPU_VID_POS);
 533                 wrmsr(0xC0010070, msr);
 534
 535                 /* read F3xD8[VSRampTime]  */
 536                 dtemp = pci_read_config32(dev, 0xD8);
 537                 vsTimecode = (u8) ((dtemp >> VS_RAMP_T) & 0x7);
 538                 vsTime = (int)timeTable[vsTimecode];
 539                 do {
 540                         coreDelay();
 541                         vsTime -= 40;
 542                 } while (vsTime > 0);
 543         }
 544 }
 545
 546 static u32 needs_NB_COF_VID_update(void)
 547 {
 548         u8 nb_cof_vid_update;
 549         u8 nodes;
 550         u8 i;
 551
 552         /* If any node has nb_cof_vid_update set all nodes need an update. */
 553         nodes = get_nodes();
 554         nb_cof_vid_update = 0;
 555         for (i = 0; i < nodes; i++) {
 556                 if (pci_read_config32(NODE_PCI(i, 3), 0x1FC) & 1) {
 557                         nb_cof_vid_update = 1;
 558                         break;
 559                 }
 560         }
 561         return nb_cof_vid_update;
 562 }
 563
 564 static u32 init_fidvid_core(u32 nodeid, u32 coreid)
 565 {
 566         device_t dev;
 567         u32 vid_max;
 568         u32 fid_max=0;
 569         u8 nb_cof_vid_update = needs_NB_COF_VID_update();
 570         u8 pvimode;
 571         u32 reg1fc;
 572
 573         /* Steps 1-6 of BIOS NB COF and VID Configuration
 574          * for SVI and Single-Plane PVI Systems.
 575          */
 576
 577         dev = NODE_PCI(nodeid, 3);
 578         pvimode = (pci_read_config32(dev, 0xA0) >> 8) & 1;
 579         reg1fc = pci_read_config32(dev, 0x1FC);
 580
 581         if (nb_cof_vid_update) {
 582                 if (pvimode) {
 583                         vid_max = (reg1fc >> 7) & 0x7F;
 584                         fid_max = (reg1fc >> 2) & 0x1F;
 585
 586                         /* write newNbVid to P-state Reg's NbVid always if NbVidUpdatedAll=1 */
 587                         fixPsNbVidBeforeWR(vid_max, coreid);
 588                 } else {        /* SVI */
 589                         vid_max = ((reg1fc >> 7) & 0x7F) - ((reg1fc >> 17) & 0x1F);
 590                         fid_max = ((reg1fc >> 2) & 0x1F) + ((reg1fc >> 14) & 0x7);
 591                         transitionVid(vid_max, dev, IS_NB);
 592                 }
 593
 594                 /* fid setup is handled by the BSP at the end. */
 595
 596         } else {        /* ! nb_cof_vid_update */
 597                 /* Use max values */
 598                 if (pvimode)
 599                         UpdateSinglePlaneNbVid();
 600         }
 601
 602         return ((nb_cof_vid_update << 16) | (fid_max << 8));
 603
 604 }
 605
 606 static void init_fidvid_ap(u32 bsp_apicid, u32 apicid, u32 nodeid, u32 coreid)
 607 {
 608         u32 send;
 609
 610         printk(BIOS_DEBUG, "FIDVID on AP: %02x\n", apicid);
 611
 612         send = init_fidvid_core(nodeid,coreid);
 613         send |= (apicid << 24); // ap apicid
 614
 615         // Send signal to BSP about this AP max fid
 616         // This also indicates this AP is ready for warm reset (if required).
 617         lapic_write(LAPIC_MSG_REG, send | F10_APSTATE_RESET);
 618 }
 619
 620 static u32 calc_common_fid(u32 fid_packed, u32 fid_packed_new)
 621 {
 622         u32 fidmax;
 623         u32 fidmax_new;
 624
 625         fidmax = (fid_packed >> 8) & 0xFF;
 626
 627         fidmax_new = (fid_packed_new >> 8) & 0xFF;
 628
 629         if (fidmax > fidmax_new) {
 630                 fidmax = fidmax_new;
 631         }
 632
 633         fid_packed &= 0xFF << 16;
 634         fid_packed |= (fidmax << 8);
 635         fid_packed |= fid_packed_new & (0xFF << 16);    // set nb_cof_vid_update
 636
 637         return fid_packed;
 638 }
 639
 640 static void init_fidvid_bsp_stage1(u32 ap_apicid, void *gp)
 641 {
 642         u32 readback = 0;
 643         u32 timeout = 1;
 644
 645         struct fidvid_st *fvp = gp;
 646         int loop;
 647
 648         print_debug_fv("Wait for AP stage 1: ap_apicid = ", ap_apicid);
 649
 650         loop = 100000;
 651         while (--loop > 0) {
 652                 if (lapic_remote_read(ap_apicid, LAPIC_MSG_REG, &readback) != 0)
 653                         continue;
 654                 if ((readback & 0x3f) == 1) {
 655                         timeout = 0;
 656                         break;  /* target ap is in stage 1 */
 657                 }
 658         }
 659
 660         if (timeout) {
 661                 printk(BIOS_DEBUG, "%s: timed out reading from ap %02x\n",
 662                        __func__, ap_apicid);
 663                 return;
 664         }
 665
 666         print_debug_fv("\treadback = ", readback);
 667
 668         fvp->common_fid = calc_common_fid(fvp->common_fid, readback);
 669
 670         print_debug_fv("\tcommon_fid(packed) = ", fvp->common_fid);
 671
 672 }
 673
 674 static void updateSviPsNbVidAfterWR(u32 newNbVid)
 675 {
 676         msr_t msr;
 677         u8 i;
 678
 679         /* This function copies newNbVid to NbVid bits in P-state Registers[4:0]
 680          * for SVI mode.
 681          */
 682
 683         for (i = 0; i < 5; i++) {
 684                 msr = rdmsr(0xC0010064 + i);
 685                 if ((msr.hi >> 31) & 1) {       /* PstateEn? */
 686                         msr.lo &= ~(0x7F << 25);
 687                         msr.lo |= (newNbVid & 0x7F) << 25;
 688                         wrmsr(0xC0010064 + i, msr);
 689                 }
 690         }
 691 }
 692
 693
 694 static void fixPsNbVidAfterWR(u32 newNbVid, u8 NbVidUpdatedAll)
 695 {
 696         msr_t msr;
 697         u8 i;
 698         u8 StartupPstate;
 699
 700         /* This function copies newNbVid to NbVid bits in P-state
 701          * Registers[4:0] if its NbDid bit=0 and PstateEn bit =1 in case of
 702          * NbVidUpdatedAll =0 or copies copies newNbVid to NbVid bits in
 703          * P-state Registers[4:0] if its and PstateEn bit =1 in case of
 704          * NbVidUpdatedAll=1. Then transition to StartPstate.
 705          */
 706
 707         /* write newNbVid to P-state Reg's NbVid if its NbDid=0 */
 708         for (i = 0; i < 5; i++) {
 709                 msr = rdmsr(0xC0010064 + i);
 710                 /*  NbDid (bit 22 of P-state Reg) == 0  or NbVidUpdatedAll = 1 */
 711                 if ((((msr.lo >> 22) & 1) == 0) || NbVidUpdatedAll) {
 712                         msr.lo &= ~(0x7F << 25);
 713                         msr.lo |= (newNbVid & 0x7F) << 25;
 714                         wrmsr(0xC0010064 + i, msr);
 715                 }
 716         }
 717
 718         UpdateSinglePlaneNbVid();
 719
 720         /* For each core in the system, transition all cores to StartupPstate */
 721         msr = rdmsr(0xC0010071);
 722         StartupPstate = msr.hi & 0x07;
 723         msr = rdmsr(0xC0010062);
 724         msr.lo = StartupPstate;
 725         wrmsr(0xC0010062, msr);
 726
 727         /* Wait for StartupPstate to set. */
 728         do {
 729                 msr = rdmsr(0xC0010063);
 730         } while (msr.lo != StartupPstate);
 731 }
 732
 733 static void set_p0(void)
 734 {
 735         msr_t msr;
 736
 737         // Transition P0 for calling core.
 738         msr = rdmsr(0xC0010062);
 739         msr.lo = (msr.lo & ~0x07);
 740         wrmsr(0xC0010062, msr);
 741
 742         /* Wait for P0 to set. */
 743         do {
 744                 msr = rdmsr(0xC0010063);
 745         } while (msr.lo != 0);
 746 }
 747
 748 static void finalPstateChange(void)
 749 {
 750         /* Enble P0 on all cores for best performance.
 751          * Linux can slow them down later if need be.
 752          * It is safe since they will be in C1 halt
 753          * most of the time anyway.
 754          */
 755         set_p0();
 756 }
 757
 758 static void init_fidvid_stage2(u32 apicid, u32 nodeid)
 759 {
 760         msr_t msr;
 761         device_t dev;
 762         u32 reg1fc;
 763         u32 dtemp;
 764         u32 nbvid;
 765         u8 nb_cof_vid_update = needs_NB_COF_VID_update();
 766         u8 NbVidUpdateAll;
 767         u8 pvimode;
 768
 769         /* After warm reset finish the fid/vid setup for all cores. */
 770
 771         /* If any node has nb_cof_vid_update set all nodes need an update. */
 772
 773         dev = NODE_PCI(nodeid, 3);
 774         pvimode = (pci_read_config32(dev, 0xA0) >> 8) & 1;
 775         reg1fc = pci_read_config32(dev, 0x1FC);
 776         nbvid = (reg1fc >> 7) & 0x7F;
 777         NbVidUpdateAll = (reg1fc >> 1) & 1;
 778
 779         if (nb_cof_vid_update) {
 780                 if (pvimode) {
 781                         nbvid = (reg1fc >> 7) & 0x7F;
 782                         /* write newNbVid to P-state Reg's NbVid if its NbDid=0 */
 783                         fixPsNbVidAfterWR(nbvid, NbVidUpdateAll);
 784                 } else {        /* SVI */
 785                         nbvid = ((reg1fc >> 7) & 0x7F) - ((reg1fc >> 17) & 0x1F);
 786                         updateSviPsNbVidAfterWR(nbvid);
 787                 }
 788         } else {                /* !nb_cof_vid_update */
 789                 if (pvimode)
 790                         UpdateSinglePlaneNbVid();
 791         }
 792         dtemp = pci_read_config32(dev, 0xA0);
 793         dtemp &= PLLLOCK_OFF;
 794         dtemp |= PLLLOCK_DFT_L;
 795         pci_write_config32(dev, 0xA0, dtemp);
 796
 797         finalPstateChange();
 798
 799         /* Set TSC to tick at the P0 ndfid rate */
 800         msr = rdmsr(HWCR);
 801         msr.lo |= 1 << 24;
 802         wrmsr(HWCR, msr);
 803 }
 804
 805
 806 #if CONFIG_SET_FIDVID_STORE_AP_APICID_AT_FIRST
 807 struct ap_apicid_st {
 808         u32 num;
 809         // it could use 256 bytes for 64 node quad core system
 810         u8 apicid[NODE_NUMS * 4];
 811 };
 812
 813 static void store_ap_apicid(unsigned ap_apicid, void *gp)
 814 {
 815         struct ap_apicid_st *p = gp;
 816
 817         p->apicid[p->num++] = ap_apicid;
 818
 819 }
 820 #endif
 821
 822
 823 static int init_fidvid_bsp(u32 bsp_apicid, u32 nodes)
 824 {
 825 #if CONFIG_SET_FIDVID_STORE_AP_APICID_AT_FIRST
 826         struct ap_apicid_st ap_apicidx;
 827         u32 i;
 828 #endif
 829         struct fidvid_st fv;
 830
 831         printk(BIOS_DEBUG, "FIDVID on BSP, APIC_id: %02x\n", bsp_apicid);
 832
 833         /* Steps 1-6 of BIOS NB COF and VID Configuration
 834          * for SVI and Single-Plane PVI Systems.
 835          */
 836
 837         fv.common_fid = init_fidvid_core(0,0);
 838
 839         print_debug_fv("BSP fid = ", fv.common_fid);
 840
 841 #if CONFIG_SET_FIDVID_STORE_AP_APICID_AT_FIRST && !CONFIG_SET_FIDVID_CORE0_ONLY
 842         /* For all APs (We know the APIC ID of all APs even when the APIC ID
 843            is lifted) remote read from AP LAPIC_MSG_REG about max fid.
 844            Then calculate the common max fid that can be used for all
 845            APs and BSP */
 846         ap_apicidx.num = 0;
 847
 848         for_each_ap(bsp_apicid, CONFIG_SET_FIDVID_CORE_RANGE, store_ap_apicid, &ap_apicidx);
 849
 850         for (i = 0; i < ap_apicidx.num; i++) {
 851                 init_fidvid_bsp_stage1(ap_apicidx.apicid[i], &fv);
 852         }
 853 #else
 854         for_each_ap(bsp_apicid, CONFIG_SET_FIDVID_CORE0_ONLY, init_fidvid_bsp_stage1, &fv);
 855 #endif
 856
 857         print_debug_fv("common_fid = ", fv.common_fid);
 858
 859         if (fv.common_fid & (1 << 16)) {        /* check nb_cof_vid_update */
 860
 861                 // Enable the common fid and other settings.
 862                 enable_fid_change((fv.common_fid >> 8) & 0x1F);
 863
 864                 // nbfid change need warm reset, so reset at first
 865                 return 1;
 866         }
 867
 868         return 0;               // No FID/VID changes. Don't reset
 869 }
 870 #endif