src/cpu/amd/model_10xxx/fidvid.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #if CONFIG_SET_FIDVID
  21 #include <northbridge/amd/amdht/AsPsDefs.h>
  22
  23 static inline void print_debug_fv(const char *str, u32 val)
  24 {
  25 #if CONFIG_SET_FIDVID_DEBUG
  26         printk(BIOS_DEBUG, "%s%x\n", str, val);
  27 #endif
  28 }
  29
  30 static inline void print_debug_fv_8(const char *str, u8 val)
  31 {
  32 #if CONFIG_SET_FIDVID_DEBUG
  33         printk(BIOS_DEBUG, "%s%02x\n", str, val);
  34 #endif
  35 }
  36
  37 static inline void print_debug_fv_64(const char *str, u32 val, u32 val2)
  38 {
  39 #if CONFIG_SET_FIDVID_DEBUG
  40         printk(BIOS_DEBUG, "%s%x%x\n", str, val, val2);
  41 #endif
  42 }
  43
  44 struct fidvid_st {
  45         u32 common_fid;
  46 };
  47
  48 static void enable_fid_change(u8 fid)
  49 {
  50         u32 dword;
  51         u32 nodes;
  52         device_t dev;
  53         int i;
  54
  55         nodes = get_nodes();
  56
  57         for (i = 0; i < nodes; i++) {
  58                 dev = NODE_PCI(i, 3);
  59                 dword = pci_read_config32(dev, 0xd4);
  60                 dword &= ~0x1F;
  61                 dword |= (u32) fid & 0x1F;
  62                 dword |= 1 << 5;        // enable
  63                 pci_write_config32(dev, 0xd4, dword);
  64                 printk(BIOS_DEBUG, "FID Change Node:%02x, F3xD4: %08x \n", i,
  65                        dword);
  66         }
  67 }
  68
  69 static void setVSRamp(device_t dev) {
  70         /* BKDG r31116 2010-04-22  2.4.1.7 step b F3xD8[VSRampTime]
  71          * If this field accepts 8 values between 10 and 500 us why
  72          * does page 324 say "BIOS should set this field to 001b."
  73          * (20 us) ?
  74          * Shouldn't it depend on the voltage regulators, mainboard
  75          * or something ?
  76          */
  77         u32 dword;
  78         dword = pci_read_config32(dev, 0xd8);
  79         dword &= VSRAMP_MASK;
  80         dword |= VSRAMP_VALUE;
  81         pci_write_config32(dev, 0xd8, dword);
  82 }
  83
  84 static void recalculateVsSlamTimeSettingOnCorePre(device_t dev)
  85 {
  86         u8 pviModeFlag;
  87         u8 highVoltageVid, lowVoltageVid, bValue;
  88         u16 minimumSlamTime;
  89         u16 vSlamTimes[7] = { 1000, 2000, 3000, 4000, 6000, 10000, 20000 };     /* Reg settings scaled by 100 */
  90         u32 dtemp;
  91         msr_t msr;
  92
  93         /* This function calculates the VsSlamTime using the range of possible
  94          * voltages instead of a hardcoded 200us.
  95          * Note:This function is called from setFidVidRegs and setUserPs after
  96          * programming a custom Pstate.
  97          */
  98
  99         /* Calculate Slam Time
 100          * Vslam = 0.4us/mV * Vp0 - (lowest out of Vpmin or Valt)
 101          * In our case, we will scale the values by 100 to avoid
 102          * decimals.
 103          */
 104
 105         /* Determine if this is a PVI or SVI system */
 106         dtemp = pci_read_config32(dev, 0xA0);
 107
 108         if (dtemp & PVI_MODE)
 109                 pviModeFlag = 1;
 110         else
 111                 pviModeFlag = 0;
 112
 113         /* Get P0's voltage */
 114         msr = rdmsr(0xC0010064);
 115         highVoltageVid = (u8) ((msr.lo >> PS_CPU_VID_SHFT) & 0x7F);
 116
 117         /* If SVI, we only care about CPU VID.
 118          * If PVI, determine the higher voltage b/t NB and CPU
 119          */
 120         if (pviModeFlag) {
 121                 bValue = (u8) ((msr.lo >> PS_NB_VID_SHFT) & 0x7F);
 122                 if (highVoltageVid > bValue)
 123                         highVoltageVid = bValue;
 124         }
 125
 126         /* Get Pmin's index */
 127         msr = rdmsr(0xC0010061);
 128         bValue = (u8) ((msr.lo >> PS_CUR_LIM_SHFT) & BIT_MASK_3);
 129
 130         /* Get Pmin's VID */
 131         msr = rdmsr(0xC0010064 + bValue);
 132         lowVoltageVid = (u8) ((msr.lo >> PS_CPU_VID_SHFT) & 0x7F);
 133
 134         /* If SVI, we only care about CPU VID.
 135          * If PVI, determine the higher voltage b/t NB and CPU
 136          */
 137         if (pviModeFlag) {
 138                 bValue = (u8) ((msr.lo >> PS_NB_VID_SHFT) & 0x7F);
 139                 if (lowVoltageVid > bValue)
 140                         lowVoltageVid = bValue;
 141         }
 142
 143         /* Get AltVID */
 144         dtemp = pci_read_config32(dev, 0xDC);
 145         bValue = (u8) (dtemp & BIT_MASK_7);
 146
 147         /* Use the VID with the lowest voltage (higher VID) */
 148         if (lowVoltageVid < bValue)
 149                 lowVoltageVid = bValue;
 150
 151         /* If Vids are 7Dh - 7Fh, force 7Ch to keep calculations linear */
 152         if (lowVoltageVid > 0x7C) {
 153                 lowVoltageVid = 0x7C;
 154                 if (highVoltageVid > 0x7C)
 155                         highVoltageVid = 0x7C;
 156         }
 157
 158         bValue = (u8) (lowVoltageVid - highVoltageVid);
 159
 160         /* Each Vid increment is 12.5 mV.  The minimum slam time is:
 161          * vidCodeDelta * 12.5mV * 0.4us/mV
 162          * Scale by 100 to avoid decimals.
 163          */
 164         minimumSlamTime = bValue * (125 * 4);
 165
 166         /* Now round up to nearest register setting.
 167          * Note that if we don't find a value, we
 168          * will fall through to a value of 7
 169          */
 170         for (bValue = 0; bValue < 7; bValue++) {
 171                 if (minimumSlamTime <= vSlamTimes[bValue])
 172                         break;
 173         }
 174
 175         /* Apply the value */
 176         dtemp = pci_read_config32(dev, 0xD8);
 177         dtemp &= VSSLAM_MASK;
 178         dtemp |= bValue;
 179         pci_write_config32(dev, 0xd8, dtemp);
 180 }
 181
 182 static void config_clk_power_ctrl_reg0(int node) {
 183         u32 dword;
 184         device_t dev = NODE_PCI(node, 3);
 185         /* Program fields in Clock Power/Control register0 (F3xD4) */
 186
 187         /* set F3xD4 Clock Power/Timing Control 0 Register
 188          * NbClkDidApplyAll=1b
 189          * NbClkDid=100b
 190          * PowerStepUp= "platform dependent"
 191          * PowerStepDown= "platform dependent"
 192          * LinkPllLink=01b
 193          * ClkRampHystSel=HW default
 194          */
 195         /* check platform type */
 196         if (!(get_platform_type() & AMD_PTYPE_SVR)) {
 197                 /* For non-server platform
 198                  * PowerStepUp=01000b - 50nS
 199                  * PowerStepDown=01000b - 50ns
 200                  */
 201                 dword = pci_read_config32(dev, 0xd4);
 202                 dword &= CPTC0_MASK;
 203                 dword |= NB_CLKDID_ALL | NB_CLKDID | PW_STP_UP50 | PW_STP_DN50 | LNK_PLL_LOCK;  /* per BKDG */
 204                 pci_write_config32(dev, 0xd4, dword);
 205         } else {
 206                 dword = pci_read_config32(dev, 0xd4);
 207                 dword &= CPTC0_MASK;
 208                 /* get number of cores for PowerStepUp & PowerStepDown in server
 209                    1 core - 400nS  - 0000b
 210                    2 cores - 200nS - 0010b
 211                    3 cores - 133nS -> 100nS - 0011b
 212                    4 cores - 100nS - 0011b
 213                  */
 214                 switch (get_core_num_in_bsp(node)) {
 215                 case 0:
 216                         dword |= PW_STP_UP400 | PW_STP_DN400;
 217                         break;
 218                 case 1:
 219                 case 2:
 220                         dword |= PW_STP_UP200 | PW_STP_DN200;
 221                         break;
 222                 case 3:
 223                         dword |= PW_STP_UP100 | PW_STP_DN100;
 224                         break;
 225                 default:
 226                         dword |= PW_STP_UP100 | PW_STP_DN100;
 227                         break;
 228                 }
 229                 dword |= NB_CLKDID_ALL | NB_CLKDID | LNK_PLL_LOCK;
 230                 pci_write_config32(dev, 0xd4, dword);
 231         }
 232 }
 233
 234 static void prep_fid_change(void)
 235 {
 236         u32 dword, dtemp;
 237         u32 nodes;
 238         device_t dev;
 239         int i;
 240
 241         /* This needs to be run before any Pstate changes are requested */
 242
 243         nodes = get_nodes();
 244
 245         for (i = 0; i < nodes; i++) {
 246                 printk(BIOS_DEBUG, "Prep FID/VID Node:%02x \n", i);
 247                 dev = NODE_PCI(i, 3);
 248
 249                 setVSRamp(dev);
 250                 /* BKDG r31116 2010-04-22  2.4.1.7 step b F3xD8[VSSlamTime] */
 251                 /* Figure out the value for VsSlamTime and program it */
 252                 recalculateVsSlamTimeSettingOnCorePre(dev);
 253
 254                 config_clk_power_ctrl_reg0(i);
 255
 256                 /* check PVI/SVI */
 257                 dword = pci_read_config32(dev, 0xA0);
 258                 if (dword & PVI_MODE) { /* PVI */
 259                         /* set slamVidMode to 0 for PVI */
 260                         dword &= VID_SLAM_OFF | PLLLOCK_OFF;
 261                         dword |= PLLLOCK_DFT_L;
 262                         pci_write_config32(dev, 0xA0, dword);
 263                 } else {        /* SVI */
 264                         /* set slamVidMode to 1 for SVI */
 265                         dword &= PLLLOCK_OFF;
 266                         dword |= PLLLOCK_DFT_L | VID_SLAM_ON;
 267                         pci_write_config32(dev, 0xA0, dword);
 268
 269                         dtemp = dword;
 270
 271                         /* Program F3xD8[PwrPlanes] according F3xA0[DulaVdd]  */
 272                         dword = pci_read_config32(dev, 0xD8);
 273
 274                         if (dtemp & DUAL_VDD_BIT)
 275                                 dword |= PWR_PLN_ON;
 276                         else
 277                                 dword &= PWR_PLN_OFF;
 278                         pci_write_config32(dev, 0xD8, dword);
 279                 }
 280
 281                 /* Note the following settings are additional from the ported
 282                  * function setFidVidRegs()
 283                  */
 284                 dword = pci_read_config32(dev, 0xDc);
 285                 dword |= 0x5 << 12;     /* NbsynPtrAdj set to 0x5 per BKDG (needs reset) */
 286                 pci_write_config32(dev, 0xdc, dword);
 287
 288                 /* Rev B settings - FIXME: support other revs. */
 289                 dword = 0xA0E641E6;
 290                 pci_write_config32(dev, 0x84, dword);
 291
 292                 dword = 0xE600A681;
 293                 pci_write_config32(dev, 0x80, dword);
 294
 295                 dword = pci_read_config32(dev, 0x80);
 296                 printk(BIOS_DEBUG, "  F3x80: %08x \n", dword);
 297                 dword = pci_read_config32(dev, 0x84);
 298                 printk(BIOS_DEBUG, "  F3x84: %08x \n", dword);
 299                 dword = pci_read_config32(dev, 0xD4);
 300                 printk(BIOS_DEBUG, "  F3xD4: %08x \n", dword);
 301                 dword = pci_read_config32(dev, 0xD8);
 302                 printk(BIOS_DEBUG, "  F3xD8: %08x \n", dword);
 303                 dword = pci_read_config32(dev, 0xDC);
 304                 printk(BIOS_DEBUG, "  F3xDC: %08x \n", dword);
 305
 306
 307         }
 308 }
 309
 310
 311 static void UpdateSinglePlaneNbVid(void)
 312 {
 313         u32 nbVid, cpuVid;
 314         u8 i;
 315         msr_t msr;
 316
 317         /* copy higher voltage (lower VID) of NBVID & CPUVID to both */
 318         for (i = 0; i < 5; i++) {
 319                 msr = rdmsr(PS_REG_BASE + i);
 320                 nbVid = (msr.lo & PS_CPU_VID_M_ON) >> PS_CPU_VID_SHFT;
 321                 cpuVid = (msr.lo & PS_NB_VID_M_ON) >> PS_NB_VID_SHFT;
 322
 323                 if (nbVid != cpuVid) {
 324                         if (nbVid > cpuVid)
 325                                 nbVid = cpuVid;
 326
 327                         msr.lo = msr.lo & PS_BOTH_VID_OFF;
 328                         msr.lo = msr.lo | (u32) ((nbVid) << PS_NB_VID_SHFT);
 329                         msr.lo = msr.lo | (u32) ((nbVid) << PS_CPU_VID_SHFT);
 330                         wrmsr(PS_REG_BASE + i, msr);
 331                 }
 332         }
 333 }
 334
 335 static void fixPsNbVidBeforeWR(u32 newNbVid, u32 coreid)
 336 {
 337         msr_t msr;
 338         u8 startup_pstate;
 339
 340         /* This function sets NbVid before the warm reset.
 341          *       Get StartupPstate from MSRC001_0071.
 342          *       Read Pstate register pionted by [StartupPstate].
 343          *       and copy its content to P0 and P1 registers.
 344          *       Copy newNbVid to P0[NbVid].
 345          *       transition to P1 on all cores,
 346          *       then transition to P0 on core 0.
 347          *       Wait for MSRC001_0063[CurPstate] = 000b on core 0.
 348          */
 349
 350         msr = rdmsr(0xc0010071);
 351         startup_pstate = (msr.hi >> (32 - 32)) & 0x07;
 352
 353         /* Copy startup pstate to P1 and P0 MSRs. Set the maxvid for this node in P0.
 354          * Then transition to P1 for corex and P0 for core0.
 355          * These setting will be cleared by the warm reset
 356          */
 357         msr = rdmsr(0xC0010064 + startup_pstate);
 358         wrmsr(0xC0010065, msr);
 359         wrmsr(0xC0010064, msr);
 360
 361         msr.lo &= ~0xFE000000;  // clear nbvid
 362         msr.lo |= newNbVid << 25;
 363         wrmsr(0xC0010064, msr);
 364
 365         UpdateSinglePlaneNbVid();
 366
 367         // Transition to P1 for all APs and P0 for core0.
 368         msr = rdmsr(0xC0010062);
 369         msr.lo = (msr.lo & ~0x07) | 1;
 370         wrmsr(0xC0010062, msr);
 371
 372         // Wait for P1 to set.
 373         do {
 374                 msr = rdmsr(0xC0010063);
 375         } while (msr.lo != 1);
 376
 377         if (coreid == 0) {
 378                 msr.lo = msr.lo & ~0x07;
 379                 wrmsr(0xC0010062, msr);
 380                 // Wait for P0 to set.
 381                 do {
 382                         msr = rdmsr(0xC0010063);
 383                 } while (msr.lo != 0);
 384         }
 385 }
 386
 387 static void coreDelay(void)
 388 {
 389         u32 saved;
 390         u32 hi, lo, msr;
 391         u32 cycles;
 392
 393         /* delay ~40us
 394            This seems like a hack to me...
 395            It would be nice to have a central delay function. */
 396
 397         cycles = 8000 << 3;     /* x8 (number of 1.25ns ticks) */
 398
 399         msr = 0x10;             /* TSC */
 400         _RDMSR(msr, &lo, &hi);
 401         saved = lo;
 402         do {
 403                 _RDMSR(msr, &lo, &hi);
 404         } while (lo - saved < cycles);
 405 }
 406
 407 static void transitionVid(u32 targetVid, u8 dev, u8 isNb)
 408 {
 409         u32 currentVid, dtemp;
 410         msr_t msr;
 411         u8 vsTimecode;
 412         u16 timeTable[8] = { 10, 20, 30, 40, 60, 100, 200, 500 };
 413         int vsTime;
 414
 415         /* This function steps or slam the Nb VID to the target VID.
 416          * It uses VSRampTime for [SlamVidMode]=0 ([PviMode]=1)
 417          * or VSSlamTime for [SlamVidMode]=1 ([PviMode]=0)to time period.
 418          */
 419
 420         /* get the current VID */
 421         msr = rdmsr(0xC0010071);
 422         if (isNb)
 423                 currentVid = (msr.lo >> NB_VID_POS) & BIT_MASK_7;
 424         else
 425                 currentVid = (msr.lo >> CPU_VID_POS) & BIT_MASK_7;
 426
 427         /* Read MSRC001_0070 COFVID Control Register */
 428         msr = rdmsr(0xC0010070);
 429
 430         /* check PVI/SPI */
 431         dtemp = pci_read_config32(dev, 0xA0);
 432         if (dtemp & PVI_MODE) { /* PVI, step VID */
 433                 if (currentVid < targetVid) {
 434                         while (currentVid < targetVid) {
 435                                 currentVid++;
 436                                 if (isNb)
 437                                         msr.lo = (msr.lo & NB_VID_MASK_OFF) | (currentVid << NB_VID_POS);
 438                                 else
 439                                         msr.lo = (msr.lo & CPU_VID_MASK_OFF) | (currentVid << CPU_VID_POS);
 440                                 wrmsr(0xC0010070, msr);
 441
 442                                 /* read F3xD8[VSRampTime]  */
 443                                 dtemp = pci_read_config32(dev, 0xD8);
 444                                 vsTimecode = (u8) ((dtemp >> VS_RAMP_T) & 0x7);
 445                                 vsTime = (int)timeTable[vsTimecode];
 446                                 do {
 447                                         coreDelay();
 448                                         vsTime -= 40;
 449                                 } while (vsTime > 0);
 450                         }
 451                 } else if (currentVid > targetVid) {
 452                         while (currentVid > targetVid) {
 453                                 currentVid--;
 454                                 if (isNb)
 455                                         msr.lo = (msr.lo & NB_VID_MASK_OFF) | (currentVid << NB_VID_POS);
 456                                 else
 457                                         msr.lo = (msr.lo & CPU_VID_MASK_OFF) | (currentVid << CPU_VID_POS);
 458                                 wrmsr(0xC0010070, msr);
 459
 460                                 /* read F3xD8[VSRampTime]  */
 461                                 dtemp = pci_read_config32(dev, 0xD8);
 462                                 vsTimecode = (u8) ((dtemp >> VS_RAMP_T) & 0x7);
 463                                 vsTime = (int)timeTable[vsTimecode];
 464                                 do {
 465                                         coreDelay();
 466                                         vsTime -= 40;
 467                                 } while (vsTime > 0);
 468                         }
 469                 }
 470         } else {                /* SVI, slam VID */
 471                 if (isNb)
 472                         msr.lo = (msr.lo & NB_VID_MASK_OFF) | (targetVid << NB_VID_POS);
 473                 else
 474                         msr.lo = (msr.lo & CPU_VID_MASK_OFF) | (targetVid << CPU_VID_POS);
 475                 wrmsr(0xC0010070, msr);
 476
 477                 /* read F3xD8[VSRampTime]  */
 478                 dtemp = pci_read_config32(dev, 0xD8);
 479                 vsTimecode = (u8) ((dtemp >> VS_RAMP_T) & 0x7);
 480                 vsTime = (int)timeTable[vsTimecode];
 481                 do {
 482                         coreDelay();
 483                         vsTime -= 40;
 484                 } while (vsTime > 0);
 485         }
 486 }
 487
 488
 489 static void init_fidvid_ap(u32 bsp_apicid, u32 apicid, u32 nodeid, u32 coreid)
 490 {
 491         device_t dev;
 492         u32 vid_max;
 493         u32 fid_max;
 494         u8 nb_cof_vid_update;
 495         u8 pvimode;
 496         u32 reg1fc;
 497         u32 send;
 498         u8 nodes;
 499         u8 i;
 500
 501         printk(BIOS_DEBUG, "FIDVID on AP: %02x\n", apicid);
 502
 503         /* Steps 1-6 of BIOS NB COF and VID Configuration
 504          * for SVI and Single-Plane PVI Systems.
 505          */
 506
 507         /* If any node has nb_cof_vid_update set all nodes need an update. */
 508         nodes = get_nodes();
 509         nb_cof_vid_update = 0;
 510         for (i = 0; i < nodes; i++) {
 511                 if (pci_read_config32(NODE_PCI(i, 3), 0x1FC) & 1) {
 512                         nb_cof_vid_update = 1;
 513                         break;
 514                 }
 515         }
 516
 517         dev = NODE_PCI(nodeid, 3);
 518         pvimode = (pci_read_config32(dev, 0xA0) >> 8) & 1;
 519         reg1fc = pci_read_config32(dev, 0x1FC);
 520
 521         if (nb_cof_vid_update) {
 522                 if (pvimode) {
 523                         vid_max = (reg1fc >> 7) & 0x7F;
 524                         fid_max = (reg1fc >> 2) & 0x1F;
 525
 526                         /* write newNbVid to P-state Reg's NbVid always if NbVidUpdatedAll=1 */
 527                         fixPsNbVidBeforeWR(vid_max, coreid);
 528                 } else {        /* SVI */
 529                         vid_max = ((reg1fc >> 7) & 0x7F) - ((reg1fc >> 17) & 0x1F);
 530                         fid_max = ((reg1fc >> 2) & 0x1F) + ((reg1fc >> 14) & 0x7);
 531                         transitionVid(vid_max, dev, IS_NB);
 532                 }
 533
 534                 /* fid setup is handled by the BSP at the end. */
 535
 536         } else {        /* ! nb_cof_vid_update */
 537                 /* Use max values */
 538                 if (pvimode)
 539                         UpdateSinglePlaneNbVid();
 540         }
 541
 542         send = (nb_cof_vid_update << 16) | (fid_max << 8);
 543         send |= (apicid << 24); // ap apicid
 544
 545         // Send signal to BSP about this AP max fid
 546         // This also indicates this AP is ready for warm reset (if required).
 547         lapic_write(LAPIC_MSG_REG, send | F10_APSTATE_RESET);
 548 }
 549
 550 static u32 calc_common_fid(u32 fid_packed, u32 fid_packed_new)
 551 {
 552         u32 fidmax;
 553         u32 fidmax_new;
 554
 555         fidmax = (fid_packed >> 8) & 0xFF;
 556
 557         fidmax_new = (fid_packed_new >> 8) & 0xFF;
 558
 559         if (fidmax > fidmax_new) {
 560                 fidmax = fidmax_new;
 561         }
 562
 563         fid_packed &= 0xFF << 16;
 564         fid_packed |= (fidmax << 8);
 565         fid_packed |= fid_packed_new & (0xFF << 16);    // set nb_cof_vid_update
 566
 567         return fid_packed;
 568 }
 569
 570 static void init_fidvid_bsp_stage1(u32 ap_apicid, void *gp)
 571 {
 572         u32 readback = 0;
 573         u32 timeout = 1;
 574
 575         struct fidvid_st *fvp = gp;
 576         int loop;
 577
 578         print_debug_fv("Wait for AP stage 1: ap_apicid = ", ap_apicid);
 579
 580         loop = 100000;
 581         while (--loop > 0) {
 582                 if (lapic_remote_read(ap_apicid, LAPIC_MSG_REG, &readback) != 0)
 583                         continue;
 584                 if ((readback & 0x3f) == 1) {
 585                         timeout = 0;
 586                         break;  /* target ap is in stage 1 */
 587                 }
 588         }
 589
 590         if (timeout) {
 591                 printk(BIOS_DEBUG, "%s: timed out reading from ap %02x\n",
 592                        __func__, ap_apicid);
 593                 return;
 594         }
 595
 596         print_debug_fv("\treadback = ", readback);
 597
 598         fvp->common_fid = calc_common_fid(fvp->common_fid, readback);
 599
 600         print_debug_fv("\tcommon_fid(packed) = ", fvp->common_fid);
 601
 602 }
 603
 604 static void updateSviPsNbVidAfterWR(u32 newNbVid)
 605 {
 606         msr_t msr;
 607         u8 i;
 608
 609         /* This function copies newNbVid to NbVid bits in P-state Registers[4:0]
 610          * for SVI mode.
 611          */
 612
 613         for (i = 0; i < 5; i++) {
 614                 msr = rdmsr(0xC0010064 + i);
 615                 if ((msr.hi >> 31) & 1) {       /* PstateEn? */
 616                         msr.lo &= ~(0x7F << 25);
 617                         msr.lo |= (newNbVid & 0x7F) << 25;
 618                         wrmsr(0xC0010064 + i, msr);
 619                 }
 620         }
 621 }
 622
 623
 624 static void fixPsNbVidAfterWR(u32 newNbVid, u8 NbVidUpdatedAll)
 625 {
 626         msr_t msr;
 627         u8 i;
 628         u8 StartupPstate;
 629
 630         /* This function copies newNbVid to NbVid bits in P-state
 631          * Registers[4:0] if its NbDid bit=0 and PstateEn bit =1 in case of
 632          * NbVidUpdatedAll =0 or copies copies newNbVid to NbVid bits in
 633          * P-state Registers[4:0] if its and PstateEn bit =1 in case of
 634          * NbVidUpdatedAll=1. Then transition to StartPstate.
 635          */
 636
 637         /* write newNbVid to P-state Reg's NbVid if its NbDid=0 */
 638         for (i = 0; i < 5; i++) {
 639                 msr = rdmsr(0xC0010064 + i);
 640                 /*  NbDid (bit 22 of P-state Reg) == 0  or NbVidUpdatedAll = 1 */
 641                 if ((((msr.lo >> 22) & 1) == 0) || NbVidUpdatedAll) {
 642                         msr.lo &= ~(0x7F << 25);
 643                         msr.lo |= (newNbVid & 0x7F) << 25;
 644                         wrmsr(0xC0010064 + i, msr);
 645                 }
 646         }
 647
 648         UpdateSinglePlaneNbVid();
 649
 650         /* For each core in the system, transition all cores to StartupPstate */
 651         msr = rdmsr(0xC0010071);
 652         StartupPstate = msr.hi & 0x07;
 653         msr = rdmsr(0xC0010062);
 654         msr.lo = StartupPstate;
 655         wrmsr(0xC0010062, msr);
 656
 657         /* Wait for StartupPstate to set. */
 658         do {
 659                 msr = rdmsr(0xC0010063);
 660         } while (msr.lo != StartupPstate);
 661 }
 662
 663 static void set_p0(void)
 664 {
 665         msr_t msr;
 666
 667         // Transition P0 for calling core.
 668         msr = rdmsr(0xC0010062);
 669         msr.lo = (msr.lo & ~0x07);
 670         wrmsr(0xC0010062, msr);
 671
 672         /* Wait for P0 to set. */
 673         do {
 674                 msr = rdmsr(0xC0010063);
 675         } while (msr.lo != 0);
 676 }
 677
 678 static void finalPstateChange(void)
 679 {
 680         /* Enble P0 on all cores for best performance.
 681          * Linux can slow them down later if need be.
 682          * It is safe since they will be in C1 halt
 683          * most of the time anyway.
 684          */
 685         set_p0();
 686 }
 687
 688 static void init_fidvid_stage2(u32 apicid, u32 nodeid)
 689 {
 690         msr_t msr;
 691         device_t dev;
 692         u32 reg1fc;
 693         u32 dtemp;
 694         u32 nbvid;
 695         u8 nb_cof_vid_update;
 696         u8 nodes;
 697         u8 NbVidUpdateAll;
 698         u8 i;
 699         u8 pvimode;
 700
 701         /* After warm reset finish the fid/vid setup for all cores. */
 702
 703         /* If any node has nb_cof_vid_update set all nodes need an update. */
 704         nodes = get_nodes();
 705         nb_cof_vid_update = 0;
 706         for (i = 0; i < nodes; i++) {
 707                 if (pci_read_config32(NODE_PCI(i, 3), 0x1FC) & 1) {
 708                         nb_cof_vid_update = 1;
 709                         break;
 710                 }
 711         }
 712
 713         dev = NODE_PCI(nodeid, 3);
 714         pvimode = (pci_read_config32(dev, 0xA0) >> 8) & 1;
 715         reg1fc = pci_read_config32(dev, 0x1FC);
 716         nbvid = (reg1fc >> 7) & 0x7F;
 717         NbVidUpdateAll = (reg1fc >> 1) & 1;
 718
 719         if (nb_cof_vid_update) {
 720                 if (pvimode) {
 721                         nbvid = (reg1fc >> 7) & 0x7F;
 722                         /* write newNbVid to P-state Reg's NbVid if its NbDid=0 */
 723                         fixPsNbVidAfterWR(nbvid, NbVidUpdateAll);
 724                 } else {        /* SVI */
 725                         nbvid = ((reg1fc >> 7) & 0x7F) - ((reg1fc >> 17) & 0x1F);
 726                         updateSviPsNbVidAfterWR(nbvid);
 727                 }
 728         } else {                /* !nb_cof_vid_update */
 729                 if (pvimode)
 730                         UpdateSinglePlaneNbVid();
 731         }
 732         dtemp = pci_read_config32(dev, 0xA0);
 733         dtemp &= PLLLOCK_OFF;
 734         dtemp |= PLLLOCK_DFT_L;
 735         pci_write_config32(dev, 0xA0, dtemp);
 736
 737         finalPstateChange();
 738
 739         /* Set TSC to tick at the P0 ndfid rate */
 740         msr = rdmsr(HWCR);
 741         msr.lo |= 1 << 24;
 742         wrmsr(HWCR, msr);
 743 }
 744
 745
 746 #if CONFIG_SET_FIDVID_STORE_AP_APICID_AT_FIRST
 747 struct ap_apicid_st {
 748         u32 num;
 749         // it could use 256 bytes for 64 node quad core system
 750         u8 apicid[NODE_NUMS * 4];
 751 };
 752
 753 static void store_ap_apicid(unsigned ap_apicid, void *gp)
 754 {
 755         struct ap_apicid_st *p = gp;
 756
 757         p->apicid[p->num++] = ap_apicid;
 758
 759 }
 760 #endif
 761
 762
 763 static int init_fidvid_bsp(u32 bsp_apicid, u32 nodes)
 764 {
 765 #if CONFIG_SET_FIDVID_STORE_AP_APICID_AT_FIRST
 766         struct ap_apicid_st ap_apicidx;
 767         u32 i;
 768 #endif
 769         struct fidvid_st fv;
 770         device_t dev;
 771         u32 vid_max;
 772         u32 fid_max=0;
 773         u8 nb_cof_vid_update;
 774         u32 reg1fc;
 775         u8 pvimode;
 776
 777         printk(BIOS_DEBUG, "FIDVID on BSP, APIC_id: %02x\n", bsp_apicid);
 778         /* FIXME: The first half of this function is nearly the same as
 779          * init_fidvid_bsp() and the code could be combined.
 780          */
 781
 782         /* Steps 1-6 of BIOS NB COF and VID Configuration
 783          * for SVI and Single-Plane PVI Systems.
 784          */
 785
 786         /* If any node has nb_cof_vid_update set all nodes need an update. */
 787         nb_cof_vid_update = 0;
 788         for (i = 0; i < nodes; i++) {
 789                 if (pci_read_config32(NODE_PCI(i, 3), 0x1FC) & 1) {
 790                         nb_cof_vid_update = 1;
 791                         break;
 792                 }
 793         }
 794
 795         dev = NODE_PCI(0, 3);
 796         pvimode = (pci_read_config32(dev, 0xA0) >> 8) & 1;
 797         reg1fc = pci_read_config32(dev, 0x1FC);
 798
 799         if (nb_cof_vid_update) {
 800                 if (pvimode) {
 801                         vid_max = (reg1fc >> 7) & 0x7F;
 802                         fid_max = (reg1fc >> 2) & 0x1F;
 803
 804                         /* write newNbVid to P-state Reg's NbVid always if NbVidUpdatedAll=1 */
 805                         fixPsNbVidBeforeWR(vid_max, 0);
 806                 } else {        /* SVI */
 807                         vid_max = ((reg1fc >> 7) & 0x7F) - ((reg1fc >> 17) & 0x1F);
 808                         fid_max = ((reg1fc >> 2) & 0x1F) + ((reg1fc >> 14) & 0x7);
 809                         transitionVid(vid_max, dev, IS_NB);
 810                 }
 811
 812                 /*  fid setup is handled by the BSP at the end. */
 813
 814         } else {                /* ! nb_cof_vid_update */
 815                 /* Use max values */
 816                 if (pvimode)
 817                         UpdateSinglePlaneNbVid();
 818         }
 819
 820         fv.common_fid = (nb_cof_vid_update << 16) | (fid_max << 8);
 821         print_debug_fv("BSP fid = ", fv.common_fid);
 822
 823 #if CONFIG_SET_FIDVID_STORE_AP_APICID_AT_FIRST && !CONFIG_SET_FIDVID_CORE0_ONLY
 824         /* For all APs (We know the APIC ID of all APs even when the APIC ID
 825            is lifted) remote read from AP LAPIC_MSG_REG about max fid.
 826            Then calculate the common max fid that can be used for all
 827            APs and BSP */
 828         ap_apicidx.num = 0;
 829
 830         for_each_ap(bsp_apicid, CONFIG_SET_FIDVID_CORE_RANGE, store_ap_apicid, &ap_apicidx);
 831
 832         for (i = 0; i < ap_apicidx.num; i++) {
 833                 init_fidvid_bsp_stage1(ap_apicidx.apicid[i], &fv);
 834         }
 835 #else
 836         for_each_ap(bsp_apicid, CONFIG_SET_FIDVID_CORE0_ONLY, init_fidvid_bsp_stage1, &fv);
 837 #endif
 838
 839         print_debug_fv("common_fid = ", fv.common_fid);
 840
 841         if (fv.common_fid & (1 << 16)) {        /* check nb_cof_vid_update */
 842
 843                 // Enable the common fid and other settings.
 844                 enable_fid_change((fv.common_fid >> 8) & 0x1F);
 845
 846                 // nbfid change need warm reset, so reset at first
 847                 return 1;
 848         }
 849
 850         return 0;               // No FID/VID changes. Don't reset
 851 }
 852 #endif