src/cpu/amd/model_10xxx/fidvid.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #if CONFIG_SET_FIDVID
  21 #include <northbridge/amd/amdht/AsPsDefs.h>
  22
  23 static inline void print_debug_fv(const char *str, u32 val)
  24 {
  25 #if CONFIG_SET_FIDVID_DEBUG
  26         printk(BIOS_DEBUG, "%s%x\n", str, val);
  27 #endif
  28 }
  29
  30 static inline void print_debug_fv_8(const char *str, u8 val)
  31 {
  32 #if CONFIG_SET_FIDVID_DEBUG
  33         printk(BIOS_DEBUG, "%s%02x\n", str, val);
  34 #endif
  35 }
  36
  37 static inline void print_debug_fv_64(const char *str, u32 val, u32 val2)
  38 {
  39 #if CONFIG_SET_FIDVID_DEBUG
  40         printk(BIOS_DEBUG, "%s%x%x\n", str, val, val2);
  41 #endif
  42 }
  43
  44 struct fidvid_st {
  45         u32 common_fid;
  46 };
  47
  48 static void enable_fid_change(u8 fid)
  49 {
  50         u32 dword;
  51         u32 nodes;
  52         device_t dev;
  53         int i;
  54
  55         nodes = get_nodes();
  56
  57         for (i = 0; i < nodes; i++) {
  58                 dev = NODE_PCI(i, 3);
  59                 dword = pci_read_config32(dev, 0xd4);
  60                 dword &= ~0x1F;
  61                 dword |= (u32) fid & 0x1F;
  62                 dword |= 1 << 5;        // enable
  63                 pci_write_config32(dev, 0xd4, dword);
  64                 printk(BIOS_DEBUG, "FID Change Node:%02x, F3xD4: %08x \n", i,
  65                        dword);
  66         }
  67 }
  68
  69 static void setVSRamp(device_t dev) {
  70         /* BKDG r31116 2010-04-22  2.4.1.7 step b F3xD8[VSRampTime]
  71          * If this field accepts 8 values between 10 and 500 us why
  72          * does page 324 say "BIOS should set this field to 001b."
  73          * (20 us) ?
  74          * Shouldn't it depend on the voltage regulators, mainboard
  75          * or something ?
  76          */
  77         u32 dword;
  78         dword = pci_read_config32(dev, 0xd8);
  79         dword &= VSRAMP_MASK;
  80         dword |= VSRAMP_VALUE;
  81         pci_write_config32(dev, 0xd8, dword);
  82 }
  83
  84 static void recalculateVsSlamTimeSettingOnCorePre(device_t dev)
  85 {
  86         u8 pviModeFlag;
  87         u8 highVoltageVid, lowVoltageVid, bValue;
  88         u16 minimumSlamTime;
  89         u16 vSlamTimes[7] = { 1000, 2000, 3000, 4000, 6000, 10000, 20000 };     /* Reg settings scaled by 100 */
  90         u32 dtemp;
  91         msr_t msr;
  92
  93         /* This function calculates the VsSlamTime using the range of possible
  94          * voltages instead of a hardcoded 200us.
  95          * Note:This function is called from setFidVidRegs and setUserPs after
  96          * programming a custom Pstate.
  97          */
  98
  99         /* Calculate Slam Time
 100          * Vslam = 0.4us/mV * Vp0 - (lowest out of Vpmin or Valt)
 101          * In our case, we will scale the values by 100 to avoid
 102          * decimals.
 103          */
 104
 105         /* Determine if this is a PVI or SVI system */
 106         dtemp = pci_read_config32(dev, 0xA0);
 107
 108         if (dtemp & PVI_MODE)
 109                 pviModeFlag = 1;
 110         else
 111                 pviModeFlag = 0;
 112
 113         /* Get P0's voltage */
 114         msr = rdmsr(0xC0010064);
 115         highVoltageVid = (u8) ((msr.lo >> PS_CPU_VID_SHFT) & 0x7F);
 116
 117         /* If SVI, we only care about CPU VID.
 118          * If PVI, determine the higher voltage b/t NB and CPU
 119          */
 120         if (pviModeFlag) {
 121                 bValue = (u8) ((msr.lo >> PS_NB_VID_SHFT) & 0x7F);
 122                 if (highVoltageVid > bValue)
 123                         highVoltageVid = bValue;
 124         }
 125
 126         /* Get Pmin's index */
 127         msr = rdmsr(0xC0010061);
 128         bValue = (u8) ((msr.lo >> PS_CUR_LIM_SHFT) & BIT_MASK_3);
 129
 130         /* Get Pmin's VID */
 131         msr = rdmsr(0xC0010064 + bValue);
 132         lowVoltageVid = (u8) ((msr.lo >> PS_CPU_VID_SHFT) & 0x7F);
 133
 134         /* If SVI, we only care about CPU VID.
 135          * If PVI, determine the higher voltage b/t NB and CPU
 136          */
 137         if (pviModeFlag) {
 138                 bValue = (u8) ((msr.lo >> PS_NB_VID_SHFT) & 0x7F);
 139                 if (lowVoltageVid > bValue)
 140                         lowVoltageVid = bValue;
 141         }
 142
 143         /* Get AltVID */
 144         dtemp = pci_read_config32(dev, 0xDC);
 145         bValue = (u8) (dtemp & BIT_MASK_7);
 146
 147         /* Use the VID with the lowest voltage (higher VID) */
 148         if (lowVoltageVid < bValue)
 149                 lowVoltageVid = bValue;
 150
 151         /* If Vids are 7Dh - 7Fh, force 7Ch to keep calculations linear */
 152         if (lowVoltageVid > 0x7C) {
 153                 lowVoltageVid = 0x7C;
 154                 if (highVoltageVid > 0x7C)
 155                         highVoltageVid = 0x7C;
 156         }
 157
 158         bValue = (u8) (lowVoltageVid - highVoltageVid);
 159
 160         /* Each Vid increment is 12.5 mV.  The minimum slam time is:
 161          * vidCodeDelta * 12.5mV * 0.4us/mV
 162          * Scale by 100 to avoid decimals.
 163          */
 164         minimumSlamTime = bValue * (125 * 4);
 165
 166         /* Now round up to nearest register setting.
 167          * Note that if we don't find a value, we
 168          * will fall through to a value of 7
 169          */
 170         for (bValue = 0; bValue < 7; bValue++) {
 171                 if (minimumSlamTime <= vSlamTimes[bValue])
 172                         break;
 173         }
 174
 175         /* Apply the value */
 176         dtemp = pci_read_config32(dev, 0xD8);
 177         dtemp &= VSSLAM_MASK;
 178         dtemp |= bValue;
 179         pci_write_config32(dev, 0xd8, dtemp);
 180 }
 181
 182 static u32 nb_clk_did(int node, u32 cpuRev,u8 procPkg) {
 183         u8 link0isGen3 = 0;
 184         u8 offset;
 185         if (AMD_CpuFindCapability(node, 0, &offset)) {
 186           link0isGen3 = (AMD_checkLinkType(node, 0, offset) & HTPHY_LINKTYPE_HT3 );
 187         }
 188         /* FIXME: NB_CLKDID should be 101b for AMD_DA_C2 in package
 189            S1g3 in link Gen3 mode, but I don't know how to tell
 190            package S1g3 from S1g4 */
 191         if ((cpuRev & AMD_DA_C2) && (procPkg & AMD_PKGTYPE_S1gX)
 192            && link0isGen3) {
 193           return 5 ; /* divide clk by 128*/
 194         } else {
 195           return 4 ; /* divide clk by 16 */
 196         }
 197 }
 198
 199
 200 static u32 power_up_down(int node, u8 procPkg) {
 201        u32 dword=0;
 202         /* from CPU rev guide #41322 rev 3.74 June 2010 Table 26 */
 203         u8 singleLinkFlag = ((procPkg == AMD_PKGTYPE_AM3_2r2)
 204                              || (procPkg == AMD_PKGTYPE_S1gX)
 205                              || (procPkg == AMD_PKGTYPE_ASB2));
 206
 207         if (singleLinkFlag) {
 208           /*
 209            * PowerStepUp=01000b - 50nS
 210            * PowerStepDown=01000b - 50ns
 211            */
 212           dword |= PW_STP_UP50 | PW_STP_DN50;
 213         } else {
 214           u32 dispRefModeEn = (pci_read_config32(NODE_PCI(node,0),0x68) >> 24) & 1;
 215           u32 isocEn = 0;
 216           int j;
 217           for(j=0 ; (j<4) && (!isocEn) ; j++ ) {
 218             u8 offset;
 219             if (AMD_CpuFindCapability(node, j, &offset)) {
 220               isocEn = (pci_read_config32(NODE_PCI(node,0),offset+4) >>12) & 1;
 221             }
 222           }
 223
 224           if (dispRefModeEn || isocEn) {
 225                 dword |= PW_STP_UP50 | PW_STP_DN50 ;
 226           } else {
 227                 /* get number of cores for PowerStepUp & PowerStepDown in server
 228                    1 core - 400nS  - 0000b
 229                    2 cores - 200nS - 0010b
 230                    3 cores - 133nS -> 100nS - 0011b
 231                    4 cores - 100nS - 0011b
 232                  */
 233                 switch (get_core_num_in_bsp(node)) {
 234                 case 0:
 235                         dword |= PW_STP_UP400 | PW_STP_DN400;
 236                         break;
 237                 case 1:
 238                 case 2:
 239                         dword |= PW_STP_UP200 | PW_STP_DN200;
 240                         break;
 241                 case 3:
 242                         dword |= PW_STP_UP100 | PW_STP_DN100;
 243                         break;
 244                 default:
 245                         dword |= PW_STP_UP100 | PW_STP_DN100;
 246                         break;
 247                 }
 248           }
 249         }
 250         return dword;
 251 }
 252
 253 static void config_clk_power_ctrl_reg0(int node, u32 cpuRev, u8 procPkg) {
 254         device_t dev = NODE_PCI(node, 3);
 255
 256         /* Program fields in Clock Power/Control register0 (F3xD4) */
 257
 258         /* set F3xD4 Clock Power/Timing Control 0 Register
 259          * NbClkDidApplyAll=1b
 260          * NbClkDid=100b or 101b
 261          * PowerStepUp= "platform dependent"
 262          * PowerStepDown= "platform dependent"
 263          * LinkPllLink=01b
 264          * ClkRampHystCtl=HW default
 265          * ClkRampHystSel=1111b
 266          */
 267         u32 dword= pci_read_config32(dev, 0xd4);
 268         dword &= CPTC0_MASK;
 269         dword |= NB_CLKDID_ALL | LNK_PLL_LOCK | CLK_RAMP_HYST_SEL_VAL;
 270         dword |= (nb_clk_did(node,cpuRev,procPkg) <<  NB_CLKDID_SHIFT);
 271
 272         dword |= power_up_down(node, procPkg);
 273
 274         pci_write_config32(dev, 0xd4, dword);
 275
 276 }
 277
 278 static void config_power_ctrl_misc_reg(device_t dev,u32 cpuRev, u8 procPkg) {
 279         /* check PVI/SVI */
 280         u32 dword = pci_read_config32(dev, 0xA0);
 281
 282         /* BKDG r31116 2010-04-22  2.4.1.7 step b F3xA0[VSSlamVidMod] */
 283         /* PllLockTime and PsiVidEn set in ruleset in defaults.h */
 284         if (dword & PVI_MODE) { /* PVI */
 285                 /* set slamVidMode to 0 for PVI */
 286                 dword &= VID_SLAM_OFF ;
 287         } else {        /* SVI */
 288                 /* set slamVidMode to 1 for SVI */
 289                 dword |= VID_SLAM_ON;
 290
 291                 u32 dtemp = dword;
 292
 293                 /* Program F3xD8[PwrPlanes] according F3xA0[DulaVdd]  */
 294                 dword = pci_read_config32(dev, 0xD8);
 295
 296                 if (dtemp & DUAL_VDD_BIT)
 297                         dword |= PWR_PLN_ON;
 298                 else
 299                         dword &= PWR_PLN_OFF;
 300                 pci_write_config32(dev, 0xD8, dword);
 301
 302                 dword = dtemp;
 303         }
 304         /* set the rest of A0 since we're at it... */
 305
 306         if (cpuRev & (AMD_DA_Cx | AMD_RB_C3 )) {
 307              dword |= NB_PSTATE_FORCE_ON;
 308         } // else should we clear it ?
 309
 310
 311         if ((procPkg == AMD_PKGTYPE_G34) || (procPkg == AMD_PKGTYPE_C32) ) {
 312           dword |= BP_INS_TRI_EN_ON ;
 313         }
 314
 315            /* TODO: look into C1E state and F3xA0[IdleExitEn]*/
 316         #if CONFIG_SVI_HIGH_FREQ
 317            if (cpuRev & AMD_FAM10_C3) {
 318              dword |= SVI_HIGH_FREQ_ON;
 319            }
 320         #endif
 321         pci_write_config32(dev, 0xA0, dword);
 322 }
 323
 324 static void config_nb_syn_ptr_adj(device_t dev) {
 325         /* Note the following settings are additional from the ported
 326          * function setFidVidRegs()
 327          */
 328         u32 dword = pci_read_config32(dev, 0xDc);
 329         dword |= 0x5 << 12;     /* NbsynPtrAdj set to 0x5 per BKDG (needs reset) */
 330         pci_write_config32(dev, 0xdc, dword);
 331
 332 }
 333
 334 static void config_acpi_pwr_state_ctrl_regs(device_t dev) {
 335         /* Rev B settings - FIXME: support other revs. */
 336         u32 dword = 0xA0E641E6;
 337         pci_write_config32(dev, 0x84, dword);
 338         dword = 0xE600A681;
 339         pci_write_config32(dev, 0x80, dword);
 340 }
 341
 342 static void prep_fid_change(void)
 343 {
 344         u32 dword;
 345         u32 nodes;
 346         device_t dev;
 347         int i;
 348
 349         /* This needs to be run before any Pstate changes are requested */
 350
 351         nodes = get_nodes();
 352
 353         for (i = 0; i < nodes; i++) {
 354                 printk(BIOS_DEBUG, "Prep FID/VID Node:%02x \n", i);
 355                 dev = NODE_PCI(i, 3);
 356                 u32 cpuRev = mctGetLogicalCPUID(0xFF) ;
 357                 u8 procPkg =  mctGetProcessorPackageType();
 358
 359                 setVSRamp(dev);
 360                 /* BKDG r31116 2010-04-22  2.4.1.7 step b F3xD8[VSSlamTime] */
 361                 /* Figure out the value for VsSlamTime and program it */
 362                 recalculateVsSlamTimeSettingOnCorePre(dev);
 363
 364                 config_clk_power_ctrl_reg0(i,cpuRev,procPkg);
 365
 366                 config_power_ctrl_misc_reg(dev,cpuRev,procPkg);
 367                 config_nb_syn_ptr_adj(dev);
 368
 369                 config_acpi_pwr_state_ctrl_regs(dev);
 370
 371                 dword = pci_read_config32(dev, 0x80);
 372                 printk(BIOS_DEBUG, "  F3x80: %08x \n", dword);
 373                 dword = pci_read_config32(dev, 0x84);
 374                 printk(BIOS_DEBUG, "  F3x84: %08x \n", dword);
 375                 dword = pci_read_config32(dev, 0xD4);
 376                 printk(BIOS_DEBUG, "  F3xD4: %08x \n", dword);
 377                 dword = pci_read_config32(dev, 0xD8);
 378                 printk(BIOS_DEBUG, "  F3xD8: %08x \n", dword);
 379                 dword = pci_read_config32(dev, 0xDC);
 380                 printk(BIOS_DEBUG, "  F3xDC: %08x \n", dword);
 381
 382
 383         }
 384 }
 385
 386
 387 static void UpdateSinglePlaneNbVid(void)
 388 {
 389         u32 nbVid, cpuVid;
 390         u8 i;
 391         msr_t msr;
 392
 393         /* copy higher voltage (lower VID) of NBVID & CPUVID to both */
 394         for (i = 0; i < 5; i++) {
 395                 msr = rdmsr(PS_REG_BASE + i);
 396                 nbVid = (msr.lo & PS_CPU_VID_M_ON) >> PS_CPU_VID_SHFT;
 397                 cpuVid = (msr.lo & PS_NB_VID_M_ON) >> PS_NB_VID_SHFT;
 398
 399                 if (nbVid != cpuVid) {
 400                         if (nbVid > cpuVid)
 401                                 nbVid = cpuVid;
 402
 403                         msr.lo = msr.lo & PS_BOTH_VID_OFF;
 404                         msr.lo = msr.lo | (u32) ((nbVid) << PS_NB_VID_SHFT);
 405                         msr.lo = msr.lo | (u32) ((nbVid) << PS_CPU_VID_SHFT);
 406                         wrmsr(PS_REG_BASE + i, msr);
 407                 }
 408         }
 409 }
 410
 411 static void fixPsNbVidBeforeWR(u32 newNbVid, u32 coreid)
 412 {
 413         msr_t msr;
 414         u8 startup_pstate;
 415
 416         /* This function sets NbVid before the warm reset.
 417          *       Get StartupPstate from MSRC001_0071.
 418          *       Read Pstate register pionted by [StartupPstate].
 419          *       and copy its content to P0 and P1 registers.
 420          *       Copy newNbVid to P0[NbVid].
 421          *       transition to P1 on all cores,
 422          *       then transition to P0 on core 0.
 423          *       Wait for MSRC001_0063[CurPstate] = 000b on core 0.
 424          */
 425
 426         msr = rdmsr(0xc0010071);
 427         startup_pstate = (msr.hi >> (32 - 32)) & 0x07;
 428
 429         /* Copy startup pstate to P1 and P0 MSRs. Set the maxvid for this node in P0.
 430          * Then transition to P1 for corex and P0 for core0.
 431          * These setting will be cleared by the warm reset
 432          */
 433         msr = rdmsr(0xC0010064 + startup_pstate);
 434         wrmsr(0xC0010065, msr);
 435         wrmsr(0xC0010064, msr);
 436
 437         msr.lo &= ~0xFE000000;  // clear nbvid
 438         msr.lo |= newNbVid << 25;
 439         wrmsr(0xC0010064, msr);
 440
 441         UpdateSinglePlaneNbVid();
 442
 443         // Transition to P1 for all APs and P0 for core0.
 444         msr = rdmsr(0xC0010062);
 445         msr.lo = (msr.lo & ~0x07) | 1;
 446         wrmsr(0xC0010062, msr);
 447
 448         // Wait for P1 to set.
 449         do {
 450                 msr = rdmsr(0xC0010063);
 451         } while (msr.lo != 1);
 452
 453         if (coreid == 0) {
 454                 msr.lo = msr.lo & ~0x07;
 455                 wrmsr(0xC0010062, msr);
 456                 // Wait for P0 to set.
 457                 do {
 458                         msr = rdmsr(0xC0010063);
 459                 } while (msr.lo != 0);
 460         }
 461 }
 462
 463 static void coreDelay(void)
 464 {
 465         u32 saved;
 466         u32 hi, lo, msr;
 467         u32 cycles;
 468
 469         /* delay ~40us
 470            This seems like a hack to me...
 471            It would be nice to have a central delay function. */
 472
 473         cycles = 8000 << 3;     /* x8 (number of 1.25ns ticks) */
 474
 475         msr = 0x10;             /* TSC */
 476         _RDMSR(msr, &lo, &hi);
 477         saved = lo;
 478         do {
 479                 _RDMSR(msr, &lo, &hi);
 480         } while (lo - saved < cycles);
 481 }
 482
 483 static void transitionVid(u32 targetVid, u8 dev, u8 isNb)
 484 {
 485         u32 currentVid, dtemp;
 486         msr_t msr;
 487         u8 vsTimecode;
 488         u16 timeTable[8] = { 10, 20, 30, 40, 60, 100, 200, 500 };
 489         int vsTime;
 490
 491         /* This function steps or slam the Nb VID to the target VID.
 492          * It uses VSRampTime for [SlamVidMode]=0 ([PviMode]=1)
 493          * or VSSlamTime for [SlamVidMode]=1 ([PviMode]=0)to time period.
 494          */
 495
 496         /* get the current VID */
 497         msr = rdmsr(0xC0010071);
 498         if (isNb)
 499                 currentVid = (msr.lo >> NB_VID_POS) & BIT_MASK_7;
 500         else
 501                 currentVid = (msr.lo >> CPU_VID_POS) & BIT_MASK_7;
 502
 503         /* Read MSRC001_0070 COFVID Control Register */
 504         msr = rdmsr(0xC0010070);
 505
 506         /* check PVI/SPI */
 507         dtemp = pci_read_config32(dev, 0xA0);
 508         if (dtemp & PVI_MODE) { /* PVI, step VID */
 509                 if (currentVid < targetVid) {
 510                         while (currentVid < targetVid) {
 511                                 currentVid++;
 512                                 if (isNb)
 513                                         msr.lo = (msr.lo & NB_VID_MASK_OFF) | (currentVid << NB_VID_POS);
 514                                 else
 515                                         msr.lo = (msr.lo & CPU_VID_MASK_OFF) | (currentVid << CPU_VID_POS);
 516                                 wrmsr(0xC0010070, msr);
 517
 518                                 /* read F3xD8[VSRampTime]  */
 519                                 dtemp = pci_read_config32(dev, 0xD8);
 520                                 vsTimecode = (u8) ((dtemp >> VS_RAMP_T) & 0x7);
 521                                 vsTime = (int)timeTable[vsTimecode];
 522                                 do {
 523                                         coreDelay();
 524                                         vsTime -= 40;
 525                                 } while (vsTime > 0);
 526                         }
 527                 } else if (currentVid > targetVid) {
 528                         while (currentVid > targetVid) {
 529                                 currentVid--;
 530                                 if (isNb)
 531                                         msr.lo = (msr.lo & NB_VID_MASK_OFF) | (currentVid << NB_VID_POS);
 532                                 else
 533                                         msr.lo = (msr.lo & CPU_VID_MASK_OFF) | (currentVid << CPU_VID_POS);
 534                                 wrmsr(0xC0010070, msr);
 535
 536                                 /* read F3xD8[VSRampTime]  */
 537                                 dtemp = pci_read_config32(dev, 0xD8);
 538                                 vsTimecode = (u8) ((dtemp >> VS_RAMP_T) & 0x7);
 539                                 vsTime = (int)timeTable[vsTimecode];
 540                                 do {
 541                                         coreDelay();
 542                                         vsTime -= 40;
 543                                 } while (vsTime > 0);
 544                         }
 545                 }
 546         } else {                /* SVI, slam VID */
 547                 if (isNb)
 548                         msr.lo = (msr.lo & NB_VID_MASK_OFF) | (targetVid << NB_VID_POS);
 549                 else
 550                         msr.lo = (msr.lo & CPU_VID_MASK_OFF) | (targetVid << CPU_VID_POS);
 551                 wrmsr(0xC0010070, msr);
 552
 553                 /* read F3xD8[VSRampTime]  */
 554                 dtemp = pci_read_config32(dev, 0xD8);
 555                 vsTimecode = (u8) ((dtemp >> VS_RAMP_T) & 0x7);
 556                 vsTime = (int)timeTable[vsTimecode];
 557                 do {
 558                         coreDelay();
 559                         vsTime -= 40;
 560                 } while (vsTime > 0);
 561         }
 562 }
 563
 564 static u32 needs_NB_COF_VID_update(void)
 565 {
 566         u8 nb_cof_vid_update;
 567         u8 nodes;
 568         u8 i;
 569
 570         /* If any node has nb_cof_vid_update set all nodes need an update. */
 571         nodes = get_nodes();
 572         nb_cof_vid_update = 0;
 573         for (i = 0; i < nodes; i++) {
 574                 if (pci_read_config32(NODE_PCI(i, 3), 0x1FC) & 1) {
 575                         nb_cof_vid_update = 1;
 576                         break;
 577                 }
 578         }
 579         return nb_cof_vid_update;
 580 }
 581
 582 static u32 init_fidvid_core(u32 nodeid, u32 coreid)
 583 {
 584         device_t dev;
 585         u32 vid_max;
 586         u32 fid_max=0;
 587         u8 nb_cof_vid_update = needs_NB_COF_VID_update();
 588         u8 pvimode;
 589         u32 reg1fc;
 590
 591         /* Steps 1-6 of BIOS NB COF and VID Configuration
 592          * for SVI and Single-Plane PVI Systems.
 593          */
 594
 595         dev = NODE_PCI(nodeid, 3);
 596         pvimode = (pci_read_config32(dev, 0xA0) >> 8) & 1;
 597         reg1fc = pci_read_config32(dev, 0x1FC);
 598
 599         if (nb_cof_vid_update) {
 600                 if (pvimode) {
 601                         vid_max = (reg1fc >> 7) & 0x7F;
 602                         fid_max = (reg1fc >> 2) & 0x1F;
 603
 604                         /* write newNbVid to P-state Reg's NbVid always if NbVidUpdatedAll=1 */
 605                         fixPsNbVidBeforeWR(vid_max, coreid);
 606                 } else {        /* SVI */
 607                         vid_max = ((reg1fc >> 7) & 0x7F) - ((reg1fc >> 17) & 0x1F);
 608                         fid_max = ((reg1fc >> 2) & 0x1F) + ((reg1fc >> 14) & 0x7);
 609                         transitionVid(vid_max, dev, IS_NB);
 610                 }
 611
 612                 /* fid setup is handled by the BSP at the end. */
 613
 614         } else {        /* ! nb_cof_vid_update */
 615                 /* Use max values */
 616                 if (pvimode)
 617                         UpdateSinglePlaneNbVid();
 618         }
 619
 620         return ((nb_cof_vid_update << 16) | (fid_max << 8));
 621
 622 }
 623
 624 static void init_fidvid_ap(u32 bsp_apicid, u32 apicid, u32 nodeid, u32 coreid)
 625 {
 626         u32 send;
 627
 628         printk(BIOS_DEBUG, "FIDVID on AP: %02x\n", apicid);
 629
 630         send = init_fidvid_core(nodeid,coreid);
 631         send |= (apicid << 24); // ap apicid
 632
 633         // Send signal to BSP about this AP max fid
 634         // This also indicates this AP is ready for warm reset (if required).
 635         lapic_write(LAPIC_MSG_REG, send | F10_APSTATE_RESET);
 636 }
 637
 638 static u32 calc_common_fid(u32 fid_packed, u32 fid_packed_new)
 639 {
 640         u32 fidmax;
 641         u32 fidmax_new;
 642
 643         fidmax = (fid_packed >> 8) & 0xFF;
 644
 645         fidmax_new = (fid_packed_new >> 8) & 0xFF;
 646
 647         if (fidmax > fidmax_new) {
 648                 fidmax = fidmax_new;
 649         }
 650
 651         fid_packed &= 0xFF << 16;
 652         fid_packed |= (fidmax << 8);
 653         fid_packed |= fid_packed_new & (0xFF << 16);    // set nb_cof_vid_update
 654
 655         return fid_packed;
 656 }
 657
 658 static void init_fidvid_bsp_stage1(u32 ap_apicid, void *gp)
 659 {
 660         u32 readback = 0;
 661         u32 timeout = 1;
 662
 663         struct fidvid_st *fvp = gp;
 664         int loop;
 665
 666         print_debug_fv("Wait for AP stage 1: ap_apicid = ", ap_apicid);
 667
 668         loop = 100000;
 669         while (--loop > 0) {
 670                 if (lapic_remote_read(ap_apicid, LAPIC_MSG_REG, &readback) != 0)
 671                         continue;
 672                 if ((readback & 0x3f) == 1) {
 673                         timeout = 0;
 674                         break;  /* target ap is in stage 1 */
 675                 }
 676         }
 677
 678         if (timeout) {
 679                 printk(BIOS_DEBUG, "%s: timed out reading from ap %02x\n",
 680                        __func__, ap_apicid);
 681                 return;
 682         }
 683
 684         print_debug_fv("\treadback = ", readback);
 685
 686         fvp->common_fid = calc_common_fid(fvp->common_fid, readback);
 687
 688         print_debug_fv("\tcommon_fid(packed) = ", fvp->common_fid);
 689
 690 }
 691
 692 static void updateSviPsNbVidAfterWR(u32 newNbVid)
 693 {
 694         msr_t msr;
 695         u8 i;
 696
 697         /* This function copies newNbVid to NbVid bits in P-state Registers[4:0]
 698          * for SVI mode.
 699          */
 700
 701         for (i = 0; i < 5; i++) {
 702                 msr = rdmsr(0xC0010064 + i);
 703                 if ((msr.hi >> 31) & 1) {       /* PstateEn? */
 704                         msr.lo &= ~(0x7F << 25);
 705                         msr.lo |= (newNbVid & 0x7F) << 25;
 706                         wrmsr(0xC0010064 + i, msr);
 707                 }
 708         }
 709 }
 710
 711
 712 static void fixPsNbVidAfterWR(u32 newNbVid, u8 NbVidUpdatedAll)
 713 {
 714         msr_t msr;
 715         u8 i;
 716         u8 StartupPstate;
 717
 718         /* This function copies newNbVid to NbVid bits in P-state
 719          * Registers[4:0] if its NbDid bit=0 and PstateEn bit =1 in case of
 720          * NbVidUpdatedAll =0 or copies copies newNbVid to NbVid bits in
 721          * P-state Registers[4:0] if its and PstateEn bit =1 in case of
 722          * NbVidUpdatedAll=1. Then transition to StartPstate.
 723          */
 724
 725         /* write newNbVid to P-state Reg's NbVid if its NbDid=0 */
 726         for (i = 0; i < 5; i++) {
 727                 msr = rdmsr(0xC0010064 + i);
 728                 /*  NbDid (bit 22 of P-state Reg) == 0  or NbVidUpdatedAll = 1 */
 729                 if ((((msr.lo >> 22) & 1) == 0) || NbVidUpdatedAll) {
 730                         msr.lo &= ~(0x7F << 25);
 731                         msr.lo |= (newNbVid & 0x7F) << 25;
 732                         wrmsr(0xC0010064 + i, msr);
 733                 }
 734         }
 735
 736         UpdateSinglePlaneNbVid();
 737
 738         /* For each core in the system, transition all cores to StartupPstate */
 739         msr = rdmsr(0xC0010071);
 740         StartupPstate = msr.hi & 0x07;
 741         msr = rdmsr(0xC0010062);
 742         msr.lo = StartupPstate;
 743         wrmsr(0xC0010062, msr);
 744
 745         /* Wait for StartupPstate to set. */
 746         do {
 747                 msr = rdmsr(0xC0010063);
 748         } while (msr.lo != StartupPstate);
 749 }
 750
 751 static void set_p0(void)
 752 {
 753         msr_t msr;
 754
 755         // Transition P0 for calling core.
 756         msr = rdmsr(0xC0010062);
 757         msr.lo = (msr.lo & ~0x07);
 758         wrmsr(0xC0010062, msr);
 759
 760         /* Wait for P0 to set. */
 761         do {
 762                 msr = rdmsr(0xC0010063);
 763         } while (msr.lo != 0);
 764 }
 765
 766 static void finalPstateChange(void)
 767 {
 768         /* Enble P0 on all cores for best performance.
 769          * Linux can slow them down later if need be.
 770          * It is safe since they will be in C1 halt
 771          * most of the time anyway.
 772          */
 773         set_p0();
 774 }
 775
 776 static void init_fidvid_stage2(u32 apicid, u32 nodeid)
 777 {
 778         msr_t msr;
 779         device_t dev;
 780         u32 reg1fc;
 781         u32 dtemp;
 782         u32 nbvid;
 783         u8 nb_cof_vid_update = needs_NB_COF_VID_update();
 784         u8 NbVidUpdateAll;
 785         u8 pvimode;
 786
 787         /* After warm reset finish the fid/vid setup for all cores. */
 788
 789         /* If any node has nb_cof_vid_update set all nodes need an update. */
 790
 791         dev = NODE_PCI(nodeid, 3);
 792         pvimode = (pci_read_config32(dev, 0xA0) >> 8) & 1;
 793         reg1fc = pci_read_config32(dev, 0x1FC);
 794         nbvid = (reg1fc >> 7) & 0x7F;
 795         NbVidUpdateAll = (reg1fc >> 1) & 1;
 796
 797         if (nb_cof_vid_update) {
 798                 if (pvimode) {
 799                         nbvid = (reg1fc >> 7) & 0x7F;
 800                         /* write newNbVid to P-state Reg's NbVid if its NbDid=0 */
 801                         fixPsNbVidAfterWR(nbvid, NbVidUpdateAll);
 802                 } else {        /* SVI */
 803                         nbvid = ((reg1fc >> 7) & 0x7F) - ((reg1fc >> 17) & 0x1F);
 804                         updateSviPsNbVidAfterWR(nbvid);
 805                 }
 806         } else {                /* !nb_cof_vid_update */
 807                 if (pvimode)
 808                         UpdateSinglePlaneNbVid();
 809         }
 810         dtemp = pci_read_config32(dev, 0xA0);
 811         dtemp &= PLLLOCK_OFF;
 812         dtemp |= PLLLOCK_DFT_L;
 813         pci_write_config32(dev, 0xA0, dtemp);
 814
 815         finalPstateChange();
 816
 817         /* Set TSC to tick at the P0 ndfid rate */
 818         msr = rdmsr(HWCR);
 819         msr.lo |= 1 << 24;
 820         wrmsr(HWCR, msr);
 821 }
 822
 823
 824 #if CONFIG_SET_FIDVID_STORE_AP_APICID_AT_FIRST
 825 struct ap_apicid_st {
 826         u32 num;
 827         // it could use 256 bytes for 64 node quad core system
 828         u8 apicid[NODE_NUMS * 4];
 829 };
 830
 831 static void store_ap_apicid(unsigned ap_apicid, void *gp)
 832 {
 833         struct ap_apicid_st *p = gp;
 834
 835         p->apicid[p->num++] = ap_apicid;
 836
 837 }
 838 #endif
 839
 840
 841 static int init_fidvid_bsp(u32 bsp_apicid, u32 nodes)
 842 {
 843 #if CONFIG_SET_FIDVID_STORE_AP_APICID_AT_FIRST
 844         struct ap_apicid_st ap_apicidx;
 845         u32 i;
 846 #endif
 847         struct fidvid_st fv;
 848
 849         printk(BIOS_DEBUG, "FIDVID on BSP, APIC_id: %02x\n", bsp_apicid);
 850
 851         /* Steps 1-6 of BIOS NB COF and VID Configuration
 852          * for SVI and Single-Plane PVI Systems.
 853          */
 854
 855         fv.common_fid = init_fidvid_core(0,0);
 856
 857         print_debug_fv("BSP fid = ", fv.common_fid);
 858
 859 #if CONFIG_SET_FIDVID_STORE_AP_APICID_AT_FIRST && !CONFIG_SET_FIDVID_CORE0_ONLY
 860         /* For all APs (We know the APIC ID of all APs even when the APIC ID
 861            is lifted) remote read from AP LAPIC_MSG_REG about max fid.
 862            Then calculate the common max fid that can be used for all
 863            APs and BSP */
 864         ap_apicidx.num = 0;
 865
 866         for_each_ap(bsp_apicid, CONFIG_SET_FIDVID_CORE_RANGE, store_ap_apicid, &ap_apicidx);
 867
 868         for (i = 0; i < ap_apicidx.num; i++) {
 869                 init_fidvid_bsp_stage1(ap_apicidx.apicid[i], &fv);
 870         }
 871 #else
 872         for_each_ap(bsp_apicid, CONFIG_SET_FIDVID_CORE0_ONLY, init_fidvid_bsp_stage1, &fv);
 873 #endif
 874
 875         print_debug_fv("common_fid = ", fv.common_fid);
 876
 877         if (fv.common_fid & (1 << 16)) {        /* check nb_cof_vid_update */
 878
 879                 // Enable the common fid and other settings.
 880                 enable_fid_change((fv.common_fid >> 8) & 0x1F);
 881
 882                 // nbfid change need warm reset, so reset at first
 883                 return 1;
 884         }
 885
 886         return 0;               // No FID/VID changes. Don't reset
 887 }
 888 #endif