src/cpu/amd/model_10xxx/defaults.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2008 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <northbridge/amd/amdmct/amddefs.h>
  21 #include <cpu/amd/mtrr.h>
  22
  23 /*
  24  * Default MSR and errata settings.
  25  */
  26 static const struct {
  27         u32 msr;
  28         u32 revision;
  29         u32 platform;
  30         u32 data_lo;
  31         u32 data_hi;
  32         u32 mask_lo;
  33         u32 mask_hi;
  34 } fam10_msr_default[] = {
  35         { TOP_MEM2, AMD_FAM10_ALL, AMD_PTYPE_ALL,
  36           0x00000000, 0x00000000,
  37           0xFFFFFFFF, 0xFFFFFFFF },
  38
  39         { SYSCFG, AMD_FAM10_ALL, AMD_PTYPE_ALL,
  40           3 << 21, 0x00000000,
  41           3 << 21, 0x00000000 },        /* [MtrrTom2En]=1,[TOM2EnWB] = 1*/
  42
  43         { HWCR, AMD_FAM10_ALL, AMD_PTYPE_ALL,
  44           1 << 4, 0x00000000,
  45           1 << 4, 0x00000000 },         /* [INVD_WBINVD]=1 */
  46
  47         { MC4_CTL_MASK, AMD_FAM10_ALL, AMD_PTYPE_ALL,
  48           0xF << 19, 0x00000000,
  49           0xF << 19, 0x00000000 },      /* [RtryHt[0..3]]=1 */
  50
  51         { DC_CFG, AMD_FAM10_ALL, AMD_PTYPE_SVR,
  52           0x00000000, 0x00000004,
  53           0x00000000, 0x0000000C },     /* [REQ_CTR] = 1 for Server */
  54
  55         { DC_CFG, AMD_DR_Bx, AMD_PTYPE_SVR,
  56           0x00000000, 0x00000000,
  57           0x00000000, 0x00000C00 },     /* Errata 326 */
  58
  59         { NB_CFG, AMD_FAM10_ALL, AMD_PTYPE_DC | AMD_PTYPE_MC,
  60           0x00000000, 1 << 22,
  61           0x00000000, 1 << 22 },        /* [ApicInitIDLo]=1 */
  62
  63         { BU_CFG2, AMD_DR_Bx, AMD_PTYPE_ALL,
  64           1 << 29, 0x00000000,
  65           1 << 29, 0x00000000 },        /* For Bx Smash1GPages=1 */
  66
  67         { DC_CFG, AMD_FAM10_ALL, AMD_PTYPE_ALL,
  68           1 << 24, 0x00000000,
  69           1 << 24, 0x00000000 },        /* Erratum #261 [DIS_PIGGY_BACK_SCRUB]=1 */
  70
  71         { LS_CFG, AMD_FAM10_GT_B0, AMD_PTYPE_ALL,
  72           0 << 1, 0x00000000,
  73           1 << 1, 0x00000000 },         /* IDX_MATCH_ALL=0 */
  74
  75         { BU_CFG, AMD_DR_LT_B3, AMD_PTYPE_ALL,
  76           1 << 21, 0x00000000,
  77           1 << 21, 0x00000000 },        /* Erratum #254 DR B1 BU_CFG[21]=1 */
  78
  79         { BU_CFG, AMD_DR_LT_B3, AMD_PTYPE_ALL,
  80           1 << 23, 0x00000000,
  81           1 << 23, 0x00000000 },        /* Erratum #309 BU_CFG[23]=1 */
  82
  83         /* CPUID_EXT_FEATURES */
  84         { CPUIDFEATURES, AMD_FAM10_ALL, AMD_PTYPE_DC | AMD_PTYPE_MC,
  85           1 << 28, 0x00000000,
  86           1 << 28, 0x00000000 },        /* [HyperThreadFeatEn]=1 */
  87
  88         { CPUIDFEATURES, AMD_FAM10_ALL, AMD_PTYPE_DC,
  89           0x00000000, 1 << (33-32),
  90           0x00000000, 1 << (33-32) },   /* [ExtendedFeatEn]=1 */
  91 };
  92
  93
  94 /*
  95  * Default PCI and errata settings.
  96  */
  97 static const struct {
  98         u8  function;
  99         u16 offset;
 100         u32 revision;
 101         u32 platform;
 102         u32 data;
 103         u32 mask;
 104 } fam10_pci_default[] = {
 105
 106         /* Function 0 - HT Config */
 107
 108         { 0, 0x68, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 109           0x004E4800, 0x006E6800 },     /* [19:17] for 8bit APIC config,
 110           [14:13] BufPriRel = 2h [11] RspPassPW set,
 111           [22:21] DsNpReqLmt = 10b */
 112
 113         /* Errata 281 Workaround */
 114         { 0, 0x68, (AMD_DR_B0 | AMD_DR_B1),
 115           AMD_PTYPE_SVR, 0x00200000, 0x00600000 },      /* [22:21] DsNpReqLmt0 = 01b */
 116
 117         { 0, 0x84, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 118           0x00002000, 0x00002000 },     /* [13] LdtStopTriEn = 1 */
 119
 120         { 0, 0xA4, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 121           0x00002000, 0x00002000 },     /* [13] LdtStopTriEn = 1 */
 122
 123         { 0, 0xC4, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 124           0x00002000, 0x00002000 },     /* [13] LdtStopTriEn = 1 */
 125
 126         { 0, 0xE4, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 127           0x00002000, 0x00002000 },     /* [13] LdtStopTriEn = 1 */
 128
 129         /* Link Global Retry Control Register */
 130         { 0, 0x150, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 131           0x00073900, 0x00073F00 },
 132
 133         /*  Errata 351
 134          * System software should program the Link Extended Control Registers[LS2En]
 135          * (F0x[18C:170][8]) to 0b for all links. System software should also
 136          * program Link Global Extended Control Register[ForceFullT0]
 137          * (F0x16C[15:13]) to 000b */
 138
 139         { 0, 0x170, AMD_DRBA23_RBC2, AMD_PTYPE_ALL, /* FIXME Should include BL_C2 but there is no constant */
 140           0x00000000, 0x00000100 },
 141         { 0, 0x174,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 142           0x00000000, 0x00000100 },
 143         { 0, 0x178,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 144           0x00000000, 0x00000100 },
 145         { 0, 0x17C,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 146           0x00000000, 0x00000100 },
 147         { 0, 0x180,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 148           0x00000000, 0x00000100 },
 149         { 0, 0x184,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 150           0x00000000, 0x00000100 },
 151         { 0, 0x188,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 152           0x00000000, 0x00000100 },
 153         { 0, 0x18C,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 154           0x00000000, 0x00000100 },
 155         { 0, 0x170,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 156           0x00000000, 0x00000100 },
 157
 158         /* Link Global Extended Control Register */
 159         { 0, 0x16C,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 160           0x00000014, 0x0000003F },     /* [15:13] ForceFullT0 = 0b,
 161                                                                  * Set T0Time 14h per BKDG */
 162
 163
 164         /* Function 1 - Map Init */
 165
 166         /* Before reading F1x114_x2 or F1x114_x3 software must
 167          * initialize the registers or NB Array MCA errors may
 168          * occur.  BIOS should initialize index 0h of F1x114_x2 and
 169          * F1x114_x3 to prevent reads from F1x114 from generating NB
 170          * Array MCA errors.  BKDG Doc #3116 Rev 1.07
 171          */
 172
 173         { 1, 0x110, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 174           0x20000000, 0xFFFFFFFF },     /* Select extended MMIO Base */
 175
 176         { 1, 0x114, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 177           0x00000000, 0xFFFFFFFF },     /* Clear map  */
 178
 179         { 1, 0x110, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 180           0x30000000, 0xFFFFFFFF },     /* Select extended MMIO Base */
 181
 182         { 1, 0x114, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 183           0x00000000, 0xFFFFFFFF },     /* Clear map  */
 184
 185         /* Function 2 - DRAM Controller */
 186
 187         /* Function 3 - Misc. Control */
 188         { 3, 0x40, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 189           0x00000100, 0x00000100 },     /* [8] MstrAbrtEn */
 190
 191         { 3, 0x44, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 192           0x4A30005C, 0x4A30005C },     /* [30] SyncOnDramAdrParErrEn = 1,
 193                                            [27] NbMcaToMstCpuEn = 1,
 194                                            [25] DisPciCfgCpuErrRsp = 1,
 195                                            [21] SyncOnAnyErrEn = 1,
 196                                            [20] SyncOnWDTEn = 1,
 197                                            [6] CpuErrDis = 1,
 198                                            [4] SyncPktPropDis = 1,
 199                                            [3] SyncPktGenDis = 1,
 200                                            [2] SyncOnUcEccEn = 1 */
 201
 202         /* XBAR buffer settings */
 203         { 3, 0x6C, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 204           0x00018052, 0x700780F7 },
 205
 206         /* Errata 281 Workaround */
 207         { 3, 0x6C, ( AMD_DR_B0 | AMD_DR_B1),
 208           AMD_PTYPE_SVR, 0x00010094, 0x700780F7 },
 209
 210         { 3, 0x6C, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 211           0x60018051, 0x700780F7 },
 212
 213         { 3, 0x70, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 214           0x00041153, 0x777777F7 },
 215
 216         { 3, 0x70, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 217           0x61221151, 0x777777F7 },
 218
 219         { 3, 0x74, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 220           0x00080101, 0x000F7777 },
 221
 222         { 3, 0x7C, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 223           0x00090914, 0x707FFF1F },
 224
 225         /* Errata 281 Workaround */
 226         { 3, 0x7C, ( AMD_DR_B0 | AMD_DR_B1),
 227          AMD_PTYPE_SVR, 0x00144514, 0x707FFF1F },
 228
 229         { 3, 0x7C, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 230           0x00070814, 0x007FFF1F },
 231
 232         { 3, 0x140, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 233           0x00800756, 0x00F3FFFF },
 234
 235         { 3, 0x140, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 236           0x00C37756, 0x00F3FFFF },
 237
 238         { 3, 0x144, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 239           0x00000036, 0x000000FF },
 240
 241         /* Errata 281 Workaround */
 242         { 3, 0x144, ( AMD_DR_B0 | AMD_DR_B1),
 243          AMD_PTYPE_SVR, 0x00000001, 0x0000000F },
 244                 /* [3:0] RspTok = 0001b */
 245
 246         { 3, 0x148, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 247           0x8000052A, 0xD5FFFFFF },
 248
 249         /* ACPI Power State Control Reg1 */
 250         { 3, 0x80, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 251           0xE6002200, 0xFFFFFFFF },
 252
 253         /* ACPI Power State Control Reg2 */
 254         { 3, 0x84, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 255           0xA0E641E6, 0xFFFFFFFF },
 256
 257         { 3, 0xA0, AMD_FAM10_ALL, AMD_PTYPE_MOB | AMD_PTYPE_DSK,
 258           0x00000080, 0x00000080 },     /* [7] PSIVidEnable */
 259
 260         { 3, 0xA0, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 261           0x00001800, 0x000003800 },    /* [13:11] PllLockTime = 3 */
 262
 263         /* Reported Temp Control Register */
 264         { 3, 0xA4, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 265           0x00000080, 0x00000080 },     /* [7] TempSlewDnEn = 1 */
 266
 267         /* Clock Power/Timing Control 0 Register */
 268         { 3, 0xD4, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 269           0xC0000F00, 0xF0000F00 },     /*  [31] NbClkDivApplyAll = 1,
 270                 [30:28] NbClkDiv = 100b,[11:8] ClkRampHystSel = 1111b */
 271
 272         /* Clock Power/Timing Control 1 Register */
 273         { 3, 0xD8, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 274           0x03000016, 0x0F000077 },     /* [6:4] VSRampTime = 1,
 275                 [2:0] VSSlamTime = 6, [27:24] ReConDel = 3 */
 276
 277
 278         /* Clock Power/Timing Control 2 Register */
 279         { 3, 0xDC, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 280           0x00005000, 0x00007000 },     /* [14:12] NbsynPtrAdj = 5 */
 281
 282
 283         /* Extended NB MCA Config Register */
 284         { 3, 0x180, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 285           0x007003E2, 0x007003E2 },     /* [22:20] = SyncFloodOn_Err = 7,
 286                                            [9] SyncOnUncNbAryEn = 1 ,
 287                                            [8] SyncOnProtEn = 1,
 288                                            [7] SyncFloodOnTgtAbtErr = 1,
 289                                            [6] SyncFloodOnDatErr = 1,
 290                                            [5] DisPciCfgCpuMstAbtRsp = 1,
 291                                            [1] SyncFloodOnUsPwDataErr = 1 */
 292
 293         /* errata 346 - Fam10 C2 -- FIXME at 25.6.2010 should apply to BL-C[23] too but I can't find their constants
 294          *  System software should set F3x188[22] to 1b. */
 295         { 3, 0x188, AMD_DR_Cx, AMD_PTYPE_ALL,
 296           0x00400000, 0x00400000 },
 297
 298         /* L3 Control Register */
 299         { 3, 0x1B8, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 300           0x00001000, 0x00001000 },     /* [12] = L3PrivReplEn */
 301
 302         /* IBS Control Register */
 303         { 3, 0x1CC, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 304           0x00000100, 0x00000100 },     /* [8] = LvtOffsetVal */
 305 };
 306
 307
 308 /*
 309  * Default HyperTransport Phy and errata settings.
 310  */
 311 static const struct {
 312         u16 htreg;      /* HT Phy Register index */
 313         u32 revision;
 314         u32 platform;
 315         u32 linktype;
 316         u32 data;
 317         u32 mask;
 318 } fam10_htphy_default[] = {
 319
 320         /* Errata 344 - Fam10 C2/D0
 321          * System software should set bit 6 of F4x1[9C, 94, 8C, 84]_x[78:70, 68:60]. */
 322         { 0x60, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 323           0x00000040, 0x00000040 },
 324         { 0x61, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 325           0x00000040, 0x00000040 },
 326         { 0x62, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 327           0x00000040, 0x00000040 },
 328         { 0x63, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 329           0x00000040, 0x00000040 },
 330         { 0x64, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 331           0x00000040, 0x00000040 },
 332         { 0x65, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 333           0x00000040, 0x00000040 },
 334         { 0x66, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 335           0x00000040, 0x00000040 },
 336         { 0x67, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 337           0x00000040, 0x00000040 },
 338         { 0x68, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 339           0x00000040, 0x00000040 },
 340
 341         { 0x70, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 342           0x00000040, 0x00000040 },
 343         { 0x71, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 344           0x00000040, 0x00000040 },
 345         { 0x72, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 346           0x00000040, 0x00000040 },
 347         { 0x73, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 348           0x00000040, 0x00000040 },
 349         { 0x74, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 350           0x00000040, 0x00000040 },
 351         { 0x75, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 352           0x00000040, 0x00000040 },
 353         { 0x76, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 354           0x00000040, 0x00000040 },
 355         { 0x77, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 356           0x00000040, 0x00000040 },
 357         { 0x78, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 358           0x00000040, 0x00000040 },
 359
 360         /* Errata 354 - Fam10 C2
 361          * System software should set bit 6 of F4x1[9C,94,8C,84]_x[58:50, 48:40] for all links. */
 362         { 0x40, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 363           0x00000040, 0x00000040 },
 364         { 0x41, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 365           0x00000040, 0x00000040 },
 366         { 0x42, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 367           0x00000040, 0x00000040 },
 368         { 0x43, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 369           0x00000040, 0x00000040 },
 370         { 0x44, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 371           0x00000040, 0x00000040 },
 372         { 0x45, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 373           0x00000040, 0x00000040 },
 374         { 0x46, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 375           0x00000040, 0x00000040 },
 376         { 0x47, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 377           0x00000040, 0x00000040 },
 378         { 0x48, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 379           0x00000040, 0x00000040 },
 380
 381         { 0x50, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 382           0x00000040, 0x00000040 },
 383         { 0x51, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 384           0x00000040, 0x00000040 },
 385         { 0x52, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 386           0x00000040, 0x00000040 },
 387         { 0x53, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 388           0x00000040, 0x00000040 },
 389         { 0x54, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 390           0x00000040, 0x00000040 },
 391         { 0x55, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 392           0x00000040, 0x00000040 },
 393         { 0x56, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 394           0x00000040, 0x00000040 },
 395         { 0x57, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 396           0x00000040, 0x00000040 },
 397         { 0x58, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 398           0x00000040, 0x00000040 },
 399
 400         /* Errata 327 - Fam10 C2/D0
 401          * BIOS should set the Link Phy Impedance Register[RttCtl]
 402          * (F4x1[9C, 94, 8C, 84]_x[D0, C0][31:29]) to 010b and
 403          * Link Phy Impedance Register[RttIndex]
 404          * (F4x1[9C, 94, 8C, 84]_x[D0, C0][20:16]) to 00100b */
 405         { 0xC0, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 406           0x40040000, 0xe01F0000 },
 407         { 0xD0, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 408           0x40040000, 0xe01F0000 },
 409
 410         { 0x520A, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 411           0x00004000, 0x00006000 },     /* HT_PHY_DLL_REG */
 412
 413         { 0x530A, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 414           0x00004000, 0x00006000 },     /* HT_PHY_DLL_REG */
 415
 416         { 0x520A, AMD_DR_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 417           0x00004400, 0x00006400 },     /* HT_PHY_DLL_REG */
 418
 419         { 0x530A, AMD_DR_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 420           0x00004400, 0x00006400 },     /* HT_PHY_DLL_REG */
 421
 422         { 0xCF, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT3,
 423           0x00000000, 0x000000FF },     /* Provide clear setting for logical
 424                                            completeness */
 425
 426         { 0xDF, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT3,
 427           0x00000000, 0x000000FF },     /* Provide clear setting for logical
 428                                            completeness */
 429
 430         { 0xCF, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT1,
 431           0x0000006D, 0x000000FF },     /* HT_PHY_HT1_FIFO_PTR_OPT_VALUE */
 432
 433         { 0xDF, AMD_FAM10_ALL, AMD_PTYPE_ALL,  HTPHY_LINKTYPE_HT1,
 434           0x0000006D, 0x000000FF },     /* HT_PHY_HT1_FIFO_PTR_OPT_VALUE */
 435
 436         /* Link Phy Receiver Loop Filter Registers */
 437         { 0xD1, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT3,
 438           0x08040000, 0x3FFFC000 },     /* [29:22] LfcMax = 20h,
 439                                            [21:14] LfcMin = 10h */
 440
 441         { 0xC1, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT3,
 442           0x08040000, 0x3FFFC000 },     /* [29:22] LfcMax = 20h,
 443                                            [21:14] LfcMin = 10h */
 444
 445         { 0xD1, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT1,
 446           0x04020000, 0x3FFFC000 },     /* [29:22] LfcMax = 10h,
 447                                            [21:14] LfcMin = 08h */
 448
 449         { 0xC1, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT1,
 450           0x04020000, 0x3FFFC000 },     /* [29:22] LfcMax = 10h,
 451                                            [21:14] LfcMin = 08h */
 452
 453         { 0xC0, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 454           0x40040000, 0xe01F0000 },     /* [31:29] RttCtl = 02h,
 455                                                                    [20:16] RttIndex = 04h */
 456 };