src/cpu/amd/model_10xxx/defaults.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2008 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <northbridge/amd/amdmct/amddefs.h>
  21 #include <cpu/amd/mtrr.h>
  22
  23 /*
  24  * Default MSR and errata settings.
  25  */
  26 static const struct {
  27         u32 msr;
  28         u32 revision;
  29         u32 platform;
  30         u32 data_lo;
  31         u32 data_hi;
  32         u32 mask_lo;
  33         u32 mask_hi;
  34 } fam10_msr_default[] = {
  35         { TOP_MEM2, AMD_FAM10_ALL, AMD_PTYPE_ALL,
  36           0x00000000, 0x00000000,
  37           0xFFFFFFFF, 0xFFFFFFFF },
  38
  39         { SYSCFG, AMD_FAM10_ALL, AMD_PTYPE_ALL,
  40           3 << 21, 0x00000000,
  41           3 << 21, 0x00000000 },        /* [MtrrTom2En]=1,[TOM2EnWB] = 1*/
  42
  43         { HWCR, AMD_FAM10_ALL, AMD_PTYPE_ALL,
  44           1 << 4, 0x00000000,
  45           1 << 4, 0x00000000 },         /* [INVD_WBINVD]=1 */
  46
  47         { MC4_CTL_MASK, AMD_FAM10_ALL, AMD_PTYPE_ALL,
  48           0xF << 19, 0x00000000,
  49           0xF << 19, 0x00000000 },      /* [RtryHt[0..3]]=1 */
  50
  51         { DC_CFG, AMD_FAM10_ALL, AMD_PTYPE_SVR,
  52           0x00000000, 0x00000004,
  53           0x00000000, 0x0000000C },     /* [REQ_CTR] = 1 for Server */
  54
  55         { DC_CFG, AMD_DR_Bx, AMD_PTYPE_SVR,
  56           0x00000000, 0x00000000,
  57           0x00000000, 0x00000C00 },     /* Errata 326 */
  58
  59         { NB_CFG, AMD_FAM10_ALL, AMD_PTYPE_DC | AMD_PTYPE_MC,
  60           0x00000000, 1 << 22,
  61           0x00000000, 1 << 22 },        /* [ApicInitIDLo]=1 */
  62
  63         { BU_CFG2, AMD_DR_Bx, AMD_PTYPE_ALL,
  64           1 << 29, 0x00000000,
  65           1 << 29, 0x00000000 },        /* For Bx Smash1GPages=1 */
  66
  67         { DC_CFG, AMD_FAM10_ALL, AMD_PTYPE_ALL,
  68           1 << 24, 0x00000000,
  69           1 << 24, 0x00000000 },        /* Erratum #261 [DIS_PIGGY_BACK_SCRUB]=1 */
  70
  71         { LS_CFG, AMD_DR_GT_B0, AMD_PTYPE_ALL,
  72           0 << 1, 0x00000000,
  73           1 << 1, 0x00000000 },         /* IDX_MATCH_ALL=0 */
  74
  75         { BU_CFG, AMD_DR_LT_B3, AMD_PTYPE_ALL,
  76           1 << 21, 0x00000000,
  77           1 << 21, 0x00000000 },        /* Erratum #254 DR B1 BU_CFG[21]=1 */
  78
  79         { BU_CFG, AMD_DR_LT_B3, AMD_PTYPE_ALL,
  80           1 << 23, 0x00000000,
  81           1 << 23, 0x00000000 },        /* Erratum #309 BU_CFG[23]=1 */
  82
  83         /* CPUID_EXT_FEATURES */
  84         { CPUIDFEATURES, AMD_FAM10_ALL, AMD_PTYPE_DC | AMD_PTYPE_MC,
  85           1 << 28, 0x00000000,
  86           1 << 28, 0x00000000 },        /* [HyperThreadFeatEn]=1 */
  87
  88         { CPUIDFEATURES, AMD_FAM10_ALL, AMD_PTYPE_DC,
  89           0x00000000, 1 << (33-32),
  90           0x00000000, 1 << (33-32) },   /* [ExtendedFeatEn]=1 */
  91
  92         { BU_CFG2, AMD_DRBH_Cx , AMD_PTYPE_ALL,
  93           0x00000000, 1 << (35-32),
  94           0x00000000, 1 << (35-32) },   /* Erratum 343 (set to 0 after CAR, in post_cache_as_ram()/model_10xxx_init() )  */
  95 };
  96
  97
  98 /*
  99  * Default PCI and errata settings.
 100  */
 101 static const struct {
 102         u8  function;
 103         u16 offset;
 104         u32 revision;
 105         u32 platform;
 106         u32 data;
 107         u32 mask;
 108 } fam10_pci_default[] = {
 109
 110         /* Function 0 - HT Config */
 111
 112         { 0, 0x68, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 113           0x004E4800, 0x006E6800 },     /* [19:17] for 8bit APIC config,
 114           [14:13] BufPriRel = 2h [11] RspPassPW set,
 115           [22:21] DsNpReqLmt = 10b */
 116
 117         /* Errata 281 Workaround */
 118         { 0, 0x68, (AMD_DR_B0 | AMD_DR_B1),
 119           AMD_PTYPE_SVR, 0x00200000, 0x00600000 },      /* [22:21] DsNpReqLmt0 = 01b */
 120
 121         { 0, 0x84, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 122           0x00002000, 0x00002000 },     /* [13] LdtStopTriEn = 1 */
 123
 124         { 0, 0xA4, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 125           0x00002000, 0x00002000 },     /* [13] LdtStopTriEn = 1 */
 126
 127         { 0, 0xC4, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 128           0x00002000, 0x00002000 },     /* [13] LdtStopTriEn = 1 */
 129
 130         { 0, 0xE4, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 131           0x00002000, 0x00002000 },     /* [13] LdtStopTriEn = 1 */
 132
 133         /* Link Global Retry Control Register */
 134         { 0, 0x150, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 135           0x00073900, 0x00073F00 },
 136
 137         /*  Errata 351
 138          * System software should program the Link Extended Control Registers[LS2En]
 139          * (F0x[18C:170][8]) to 0b for all links. System software should also
 140          * program Link Global Extended Control Register[ForceFullT0]
 141          * (F0x16C[15:13]) to 000b */
 142
 143         { 0, 0x170, AMD_DRBA23_RBC2, AMD_PTYPE_ALL, /* FIXME Should include BL_C2 but there is no constant */
 144           0x00000000, 0x00000100 },
 145         { 0, 0x174,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 146           0x00000000, 0x00000100 },
 147         { 0, 0x178,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 148           0x00000000, 0x00000100 },
 149         { 0, 0x17C,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 150           0x00000000, 0x00000100 },
 151         { 0, 0x180,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 152           0x00000000, 0x00000100 },
 153         { 0, 0x184,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 154           0x00000000, 0x00000100 },
 155         { 0, 0x188,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 156           0x00000000, 0x00000100 },
 157         { 0, 0x18C,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 158           0x00000000, 0x00000100 },
 159         { 0, 0x170,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 160           0x00000000, 0x00000100 },
 161
 162         /* Link Global Extended Control Register */
 163         { 0, 0x16C,  AMD_DRBA23_RBC2, AMD_PTYPE_ALL,
 164           0x00000014, 0x0000E03F },     /* [15:13] ForceFullT0 = 0b,
 165                                                                  * Set T0Time 14h per BKDG */
 166
 167
 168         /* Function 1 - Map Init */
 169
 170         /* Before reading F1x114_x2 or F1x114_x3 software must
 171          * initialize the registers or NB Array MCA errors may
 172          * occur.  BIOS should initialize index 0h of F1x114_x2 and
 173          * F1x114_x3 to prevent reads from F1x114 from generating NB
 174          * Array MCA errors.  BKDG Doc #3116 Rev 1.07
 175          */
 176
 177         { 1, 0x110, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 178           0x20000000, 0xFFFFFFFF },     /* Select extended MMIO Base */
 179
 180         { 1, 0x114, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 181           0x00000000, 0xFFFFFFFF },     /* Clear map  */
 182
 183         { 1, 0x110, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 184           0x30000000, 0xFFFFFFFF },     /* Select extended MMIO Base */
 185
 186         { 1, 0x114, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 187           0x00000000, 0xFFFFFFFF },     /* Clear map  */
 188
 189         /* Function 2 - DRAM Controller */
 190
 191         /* Function 3 - Misc. Control */
 192         { 3, 0x40, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 193           0x00000100, 0x00000100 },     /* [8] MstrAbrtEn */
 194
 195         { 3, 0x44, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 196           0x4A30005C, 0x4A30005C },     /* [30] SyncOnDramAdrParErrEn = 1,
 197                                            [27] NbMcaToMstCpuEn = 1,
 198                                            [25] DisPciCfgCpuErrRsp = 1,
 199                                            [21] SyncOnAnyErrEn = 1,
 200                                            [20] SyncOnWDTEn = 1,
 201                                            [6] CpuErrDis = 1,
 202                                            [4] SyncPktPropDis = 1,
 203                                            [3] SyncPktGenDis = 1,
 204                                            [2] SyncOnUcEccEn = 1 */
 205
 206         /* XBAR buffer settings */
 207         { 3, 0x6C, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 208           0x00018052, 0x700780F7 },
 209
 210         /* Errata 281 Workaround */
 211         { 3, 0x6C, ( AMD_DR_B0 | AMD_DR_B1),
 212           AMD_PTYPE_SVR, 0x00010094, 0x700780F7 },
 213
 214         { 3, 0x6C, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 215           0x60018051, 0x700780F7 },
 216
 217         { 3, 0x70, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 218           0x00041153, 0x777777F7 },
 219
 220         { 3, 0x70, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 221           0x61221151, 0x777777F7 },
 222
 223         { 3, 0x74, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 224           0x00080101, 0x000F7777 },
 225
 226         { 3, 0x7C, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 227           0x00090914, 0x707FFF1F },
 228
 229         /* Errata 281 Workaround */
 230         { 3, 0x7C, ( AMD_DR_B0 | AMD_DR_B1),
 231          AMD_PTYPE_SVR, 0x00144514, 0x707FFF1F },
 232
 233         { 3, 0x7C, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 234           0x00070814, 0x007FFF1F },
 235
 236         { 3, 0x140, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 237           0x00800756, 0x00F3FFFF },
 238
 239         { 3, 0x140, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 240           0x00C37756, 0x00F3FFFF },
 241
 242         { 3, 0x144, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 243           0x00000036, 0x000000FF },
 244
 245         /* Errata 281 Workaround */
 246         { 3, 0x144, ( AMD_DR_B0 | AMD_DR_B1),
 247          AMD_PTYPE_SVR, 0x00000001, 0x0000000F },
 248                 /* [3:0] RspTok = 0001b */
 249
 250         { 3, 0x148, AMD_FAM10_ALL, AMD_PTYPE_UMA,
 251           0x8000052A, 0xD5FFFFFF },
 252
 253         /* ACPI Power State Control Reg1 */
 254         { 3, 0x80, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 255           0xE6002200, 0xFFFFFFFF },
 256
 257         /* ACPI Power State Control Reg2 */
 258         { 3, 0x84, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 259           0xA0E641E6, 0xFFFFFFFF },
 260
 261         { 3, 0xA0, AMD_FAM10_ALL, AMD_PTYPE_MOB | AMD_PTYPE_DSK,
 262           0x00000080, 0x00000080 },     /* [7] PSIVidEnable */
 263
 264         { 3, 0xA0, AMD_DR_Bx, AMD_PTYPE_ALL,
 265           0x00002800, 0x000003800 },    /* [13:11] PllLockTime = 5 */
 266
 267         { 3, 0xA0, (AMD_FAM10_ALL & ~(AMD_DR_Bx)), AMD_PTYPE_ALL,
 268           0x00000800, 0x000003800 },    /* [13:11] PllLockTime = 1 */
 269
 270         /* Reported Temp Control Register */
 271         { 3, 0xA4, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 272           0x00000080, 0x00000080 },     /* [7] TempSlewDnEn = 1 */
 273
 274         /* Clock Power/Timing Control 0 Register */
 275         { 3, 0xD4, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 276           0xC0000F00, 0xF0000F00 },     /*  [31] NbClkDivApplyAll = 1,
 277                 [30:28] NbClkDiv = 100b,[11:8] ClkRampHystSel = 1111b */
 278
 279         /* Clock Power/Timing Control 1 Register */
 280         { 3, 0xD8, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 281           0x03000016, 0x0F000077 },     /* [6:4] VSRampTime = 1,
 282                 [2:0] VSSlamTime = 6, [27:24] ReConDel = 3 */
 283
 284
 285         /* Clock Power/Timing Control 2 Register */
 286         { 3, 0xDC, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 287           0x00005000, 0x00007000 },     /* [14:12] NbsynPtrAdj = 5 */
 288
 289
 290         /* Extended NB MCA Config Register */
 291         { 3, 0x180, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 292           0x007003E2, 0x007003E2 },     /* [22:20] = SyncFloodOn_Err = 7,
 293                                            [9] SyncOnUncNbAryEn = 1 ,
 294                                            [8] SyncOnProtEn = 1,
 295                                            [7] SyncFloodOnTgtAbtErr = 1,
 296                                            [6] SyncFloodOnDatErr = 1,
 297                                            [5] DisPciCfgCpuMstAbtRsp = 1,
 298                                            [1] SyncFloodOnUsPwDataErr = 1 */
 299
 300         /* errata 346 - Fam10 C2 -- FIXME at 25.6.2010 should apply to BL-C[23] too but I can't find their constants
 301          *  System software should set F3x188[22] to 1b. */
 302         { 3, 0x188, AMD_DR_Cx, AMD_PTYPE_ALL,
 303           0x00400000, 0x00400000 },
 304
 305         /* L3 Control Register */
 306         { 3, 0x1B8, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 307           0x00001000, 0x00001000 },     /* [12] = L3PrivReplEn */
 308
 309         /* IBS Control Register */
 310         { 3, 0x1CC, AMD_FAM10_ALL, AMD_PTYPE_ALL,
 311           0x00000100, 0x00000100 },     /* [8] = LvtOffsetVal */
 312 };
 313
 314
 315 /*
 316  * Default HyperTransport Phy and errata settings.
 317  */
 318 static const struct {
 319         u16 htreg;      /* HT Phy Register index */
 320         u32 revision;
 321         u32 platform;
 322         u32 linktype;
 323         u32 data;
 324         u32 mask;
 325 } fam10_htphy_default[] = {
 326
 327         /* Errata 344 - Fam10 C2/D0 -- FIXME at 25.6.2010 should be for ((RB|BL|DA)-C[23])|(HY-D[01])|(PH-E0) but I don't find constants for all of them
 328          * System software should set bit 6 of F4x1[9C, 94, 8C, 84]_x[78:70, 68:60]. */
 329         { 0x60,   AMD_DRBH_Cx , AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 330           0x00000040, 0x00000040 },
 331         { 0x61, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 332           0x00000040, 0x00000040 },
 333         { 0x62, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 334           0x00000040, 0x00000040 },
 335         { 0x63, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 336           0x00000040, 0x00000040 },
 337         { 0x64, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 338           0x00000040, 0x00000040 },
 339         { 0x65, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 340           0x00000040, 0x00000040 },
 341         { 0x66, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 342           0x00000040, 0x00000040 },
 343         { 0x67, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 344           0x00000040, 0x00000040 },
 345         { 0x68, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 346           0x00000040, 0x00000040 },
 347
 348         { 0x70, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 349           0x00000040, 0x00000040 },
 350         { 0x71, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 351           0x00000040, 0x00000040 },
 352         { 0x72, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 353           0x00000040, 0x00000040 },
 354         { 0x73, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 355           0x00000040, 0x00000040 },
 356         { 0x74, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 357           0x00000040, 0x00000040 },
 358         { 0x75, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 359           0x00000040, 0x00000040 },
 360         { 0x76, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 361           0x00000040, 0x00000040 },
 362         { 0x77, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 363           0x00000040, 0x00000040 },
 364         { 0x78, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 365           0x00000040, 0x00000040 },
 366
 367         /* Errata 354 - Fam10 C2 - FIXME at 25.6.2010 affects RB-C2, BL-C2,DA-C2,RB-C3,BL-C3,DA-C3, but BL-C[23] have no constants
 368          * System software should set bit 6 of F4x1[9C,94,8C,84]_x[58:50, 48:40] for all links. */
 369         { 0x40, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 370           0x00000040, 0x00000040 },
 371         { 0x41, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 372           0x00000040, 0x00000040 },
 373         { 0x42, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 374           0x00000040, 0x00000040 },
 375         { 0x43, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 376           0x00000040, 0x00000040 },
 377         { 0x44, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 378           0x00000040, 0x00000040 },
 379         { 0x45, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 380           0x00000040, 0x00000040 },
 381         { 0x46, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 382           0x00000040, 0x00000040 },
 383         { 0x47, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 384           0x00000040, 0x00000040 },
 385         { 0x48, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 386           0x00000040, 0x00000040 },
 387
 388         { 0x50, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 389           0x00000040, 0x00000040 },
 390         { 0x51, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 391           0x00000040, 0x00000040 },
 392         { 0x52, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 393           0x00000040, 0x00000040 },
 394         { 0x53, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 395           0x00000040, 0x00000040 },
 396         { 0x54, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 397           0x00000040, 0x00000040 },
 398         { 0x55, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 399           0x00000040, 0x00000040 },
 400         { 0x56, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 401           0x00000040, 0x00000040 },
 402         { 0x57, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 403           0x00000040, 0x00000040 },
 404         { 0x58, AMD_RB_C2 | AMD_DA_C2 | AMD_RB_C3 | AMD_DA_C3, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 405           0x00000040, 0x00000040 },
 406
 407         /* Errata 327 - Fam10 C2/D0
 408          * BIOS should set the Link Phy Impedance Register[RttCtl]
 409          * (F4x1[9C, 94, 8C, 84]_x[D0, C0][31:29]) to 010b and
 410          * Link Phy Impedance Register[RttIndex]
 411          * (F4x1[9C, 94, 8C, 84]_x[D0, C0][20:16]) to 00100b */
 412         { 0xC0, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 413           0x40040000, 0xe01F0000 },
 414         { 0xD0, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 415           0x40040000, 0xe01F0000 },
 416
 417         { 0x520A, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 418           0x00004000, 0x00006000 },     /* HT_PHY_DLL_REG */
 419
 420         { 0x530A, AMD_RB_C2 | AMD_DA_C2 | AMD_DA_C3 | AMD_HY_D0, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 421           0x00004000, 0x00006000 },     /* HT_PHY_DLL_REG */
 422
 423         { 0x520A, AMD_DR_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 424           0x00004400, 0x00006400 },     /* HT_PHY_DLL_REG */
 425
 426         { 0x530A, AMD_DR_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 427           0x00004400, 0x00006400 },     /* HT_PHY_DLL_REG */
 428
 429         { 0xCF, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT3,
 430           0x00000000, 0x000000FF },     /* Provide clear setting for logical
 431                                            completeness */
 432
 433         { 0xDF, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT3,
 434           0x00000000, 0x000000FF },     /* Provide clear setting for logical
 435                                            completeness */
 436
 437         { 0xCF, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT1,
 438           0x0000006D, 0x000000FF },     /* HT_PHY_HT1_FIFO_PTR_OPT_VALUE */
 439
 440         { 0xDF, AMD_FAM10_ALL, AMD_PTYPE_ALL,  HTPHY_LINKTYPE_HT1,
 441           0x0000006D, 0x000000FF },     /* HT_PHY_HT1_FIFO_PTR_OPT_VALUE */
 442
 443         /* Link Phy Receiver Loop Filter Registers */
 444         { 0xD1, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT3,
 445           0x08040000, 0x3FFFC000 },     /* [29:22] LfcMax = 20h,
 446                                            [21:14] LfcMin = 10h */
 447
 448         { 0xC1, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT3,
 449           0x08040000, 0x3FFFC000 },     /* [29:22] LfcMax = 20h,
 450                                            [21:14] LfcMin = 10h */
 451
 452         { 0xD1, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT1,
 453           0x04020000, 0x3FFFC000 },     /* [29:22] LfcMax = 10h,
 454                                            [21:14] LfcMin = 08h */
 455
 456         { 0xC1, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT1,
 457           0x04020000, 0x3FFFC000 },     /* [29:22] LfcMax = 10h,
 458                                            [21:14] LfcMin = 08h */
 459
 460         { 0xC0, AMD_FAM10_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 461           0x40040000, 0xe01F0000 },     /* [31:29] RttCtl = 02h,
 462                                                                    [20:16] RttIndex = 04h */
 463 };