src/cpu/amd/model_10xxx/defaults.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2008 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20
  21 /*
  22  * Default MSR and errata settings.
  23  */
  24 static const struct {
  25         u32 msr;
  26         u32 revision;
  27         u32 platform;
  28         u32 data_lo;
  29         u32 data_hi;
  30         u32 mask_lo;
  31         u32 mask_hi;
  32 } fam10_msr_default[] = {
  33         { TOP_MEM2, AMD_DR_ALL, AMD_PTYPE_ALL,
  34           0x00000000, 0x00000000,
  35           0xFFFFFFFF, 0xFFFFFFFF },
  36
  37         { SYSCFG, AMD_DR_ALL, AMD_PTYPE_ALL,
  38           3 << 21, 0x00000000,
  39           3 << 21, 0x00000000 },        /* [MtrrTom2En]=1,[TOM2EnWB] = 1*/
  40
  41         { HWCR, AMD_DR_ALL, AMD_PTYPE_ALL,
  42           1 << 4, 0x00000000,
  43           1 << 4, 0x00000000 },         /* [INVD_WBINVD]=1 */
  44
  45         { MC4_CTL_MASK, AMD_DR_ALL, AMD_PTYPE_ALL,
  46           0xF << 19, 0x00000000,
  47           0xF << 19, 0x00000000 },      /* [RtryHt[0..3]]=1 */
  48
  49         { MC4_CTL_MASK, AMD_DR_ALL, AMD_PTYPE_ALL,
  50           0x1 << 10, 0x00000000,
  51           0x1 << 10, 0x00000000 },      /* [GartTblWkEn]=1 */
  52
  53         { DC_CFG, AMD_DR_ALL, AMD_PTYPE_SVR,
  54           0x00000000, 0x00000004,
  55           0x00000000, 0x0000000C },     /* [REQ_CTR] = 1 for Server */
  56
  57         { DC_CFG, AMD_DR_Bx, AMD_PTYPE_SVR,
  58           0x00000000, 0x00000000,
  59           0x00000000, 0x00000C00 },     /* Errata 326 */
  60
  61         { NB_CFG, AMD_DR_ALL, AMD_PTYPE_DC | AMD_PTYPE_MC,
  62           0x00000000, 1 << 22,
  63           0x00000000, 1 << 22 },        /* [ApicInitIDLo]=1 */
  64
  65         { BU_CFG2, AMD_DR_Bx, AMD_PTYPE_ALL,
  66           1 << 29, 0x00000000,
  67           1 << 29, 0x00000000 },        /* For Bx Smash1GPages=1 */
  68
  69         { DC_CFG, AMD_DR_ALL, AMD_PTYPE_ALL,
  70           1 << 24, 0x00000000,
  71           1 << 24, 0x00000000 },        /* Erratum #202 [DIS_PIGGY_BACK_SCRUB]=1 */
  72
  73         { LS_CFG, AMD_DR_GT_B0, AMD_PTYPE_ALL,
  74           0 << 1, 0x00000000,
  75           1 << 1, 0x00000000 },         /* IDX_MATCH_ALL=0 */
  76
  77         { BU_CFG, AMD_DR_GT_B0, AMD_PTYPE_ALL,
  78           1 << 21, 0x00000000,
  79           1 << 21, 0x00000000 },        /* Erratum #254 DR B1 BU_CFG[21]=1 */
  80
  81         { BU_CFG, AMD_DR_LT_B3, AMD_PTYPE_ALL,
  82           1 << 23, 0x00000000,
  83           1 << 23, 0x00000000 },        /* Erratum #309 BU_CFG[23]=1 */
  84
  85         /* CPUID_EXT_FEATURES */
  86         { CPUIDFEATURES, AMD_DR_ALL, AMD_PTYPE_DC | AMD_PTYPE_MC,
  87           1 << 28, 0x00000000,
  88           1 << 28, 0x00000000 },        /* [HyperThreadFeatEn]=1 */
  89
  90         { CPUIDFEATURES, AMD_DR_ALL, AMD_PTYPE_DC,
  91           0x00000000, 1 << (33-32),
  92           0x00000000, 1 << (33-32) },   /* [ExtendedFeatEn]=1 */
  93 };
  94
  95
  96 /*
  97  * Default PCI and errata settings.
  98  */
  99 static const struct {
 100         u8  function;
 101         u16 offset;
 102         u32 revision;
 103         u32 platform;
 104         u32 data;
 105         u32 mask;
 106 } fam10_pci_default[] = {
 107
 108         /* Function 0 - HT Config */
 109
 110         { 0, 0x68, AMD_DR_ALL, AMD_PTYPE_ALL,
 111           0x004E4800, 0x006E6800 },     /* [19:17] for 8bit APIC config,
 112           [14:13] BufPriRel = 2h [11] RspPassPW set,
 113           [22:21] DsNpReqLmt = 10b */
 114
 115         /* Errata 281 Workaround */
 116         { 0, 0x68, (AMD_DR_B0 | AMD_DR_B1),
 117           AMD_PTYPE_SVR, 0x00200000, 0x00600000 },      /* [22:21] DsNpReqLmt0 = 01b */
 118
 119         { 0, 0x84, AMD_DR_ALL, AMD_PTYPE_ALL,
 120           0x00002000, 0x00002000 },     /* [13] LdtStopTriEn = 1 */
 121
 122         { 0, 0xA4, AMD_DR_ALL, AMD_PTYPE_ALL,
 123           0x00002000, 0x00002000 },     /* [13] LdtStopTriEn = 1 */
 124
 125         { 0, 0xC4, AMD_DR_ALL, AMD_PTYPE_ALL,
 126           0x00002000, 0x00002000 },     /* [13] LdtStopTriEn = 1 */
 127
 128         { 0, 0xE4, AMD_DR_ALL, AMD_PTYPE_ALL,
 129           0x00002000, 0x00002000 },     /* [13] LdtStopTriEn = 1 */
 130
 131         /* Link Global Extended Control Register */
 132         { 0, 0x16C, AMD_DR_ALL, AMD_PTYPE_ALL,
 133           0x0000C000, 0x0000E000 },     /* [15:13] ForceFullT0 = 110b */
 134
 135         /* Function 1 - Map Init */
 136
 137         /* Before reading F1x114_x2 or F1x114_x3 software must
 138          * initialize the registers or NB Array MCA errors may
 139          * occur.  BIOS should initialize index 0h of F1x114_x2 and
 140          * F1x114_x3 to prevent reads from F1x114 from generating NB
 141          * Array MCA errors.  BKDG Doc #3116 Rev 1.07
 142          */
 143
 144         { 1, 0x110, AMD_DR_ALL, AMD_PTYPE_ALL,
 145           0x20000000, 0xFFFFFFFF },     /* Select extended MMIO Base */
 146
 147         { 1, 0x114, AMD_DR_ALL, AMD_PTYPE_ALL,
 148           0x00000000, 0xFFFFFFFF },     /* Clear map  */
 149
 150         { 1, 0x110, AMD_DR_ALL, AMD_PTYPE_ALL,
 151           0x30000000, 0xFFFFFFFF },     /* Select extended MMIO Base */
 152
 153         { 1, 0x114, AMD_DR_ALL, AMD_PTYPE_ALL,
 154           0x00000000, 0xFFFFFFFF },     /* Clear map  */
 155
 156         /* Function 2 - DRAM Controller */
 157
 158         /* Function 3 - Misc. Control */
 159         { 3, 0x40, AMD_DR_ALL, AMD_PTYPE_ALL,
 160           0x00000100, 0x00000100 },     /* [8] MstrAbrtEn */
 161
 162         { 3, 0x44, AMD_DR_ALL, AMD_PTYPE_ALL,
 163           0x0A100044, 0x0A300044 },     /* [27] NB MCA to CPU0 Enable,
 164                                            [25] DisPciCfgCpuErrRsp,
 165                                            [21] SyncOnErr=0,
 166                                            [20] SyncOnWDTEn=1,
 167                                            [6] CpuErrDis,
 168                                            [2] SyncOnUcEccEn=1 */
 169
 170         /* XBAR buffer settings */
 171         { 3, 0x6C, AMD_DR_ALL, AMD_PTYPE_ALL,
 172           0x00018052, 0x700780F7 },
 173
 174         /* Errata 281 Workaround */
 175         { 3, 0x6C, ( AMD_DR_B0 | AMD_DR_B1),
 176           AMD_PTYPE_SVR, 0x00010094, 0x700780F7 },
 177
 178         { 3, 0x6C, AMD_DR_ALL, AMD_PTYPE_UMA,
 179           0x60018051, 0x700780F7 },
 180
 181         { 3, 0x70, AMD_DR_ALL, AMD_PTYPE_ALL,
 182           0x00041153, 0x777777F7 },
 183
 184         { 3, 0x70, AMD_DR_ALL, AMD_PTYPE_UMA,
 185           0x61221151, 0x777777F7 },
 186
 187         { 3, 0x74, AMD_DR_ALL, AMD_PTYPE_UMA,
 188           0x00080101, 0x000F7777 },
 189
 190         { 3, 0x7C, AMD_DR_ALL, AMD_PTYPE_ALL,
 191           0x00090914, 0x707FFF1F },
 192
 193         /* Errata 281 Workaround */
 194         { 3, 0x7C, ( AMD_DR_B0 | AMD_DR_B1),
 195          AMD_PTYPE_SVR, 0x00144514, 0x707FFF1F },
 196
 197         { 3, 0x7C, AMD_DR_ALL, AMD_PTYPE_UMA,
 198           0x00070814, 0x007FFF1F },
 199
 200         { 3, 0x140, AMD_DR_ALL, AMD_PTYPE_ALL,
 201           0x00800756, 0x00F3FFFF },
 202
 203         { 3, 0x140, AMD_DR_ALL, AMD_PTYPE_UMA,
 204           0x00C37756, 0x00F3FFFF },
 205
 206         { 3, 0x144, AMD_DR_ALL, AMD_PTYPE_UMA,
 207           0x00000036, 0x000000FF },
 208
 209         /* Errata 281 Workaround */
 210         { 3, 0x144, ( AMD_DR_B0 | AMD_DR_B1),
 211          AMD_PTYPE_SVR, 0x00000001, 0x0000000F },
 212                 /* [3:0] RspTok = 0001b */
 213
 214         { 3, 0x148, AMD_DR_ALL, AMD_PTYPE_UMA,
 215           0x8000052A, 0xD5FFFFFF },
 216
 217         /* ACPI Power State Control Reg1 */
 218         { 3, 0x80, AMD_DR_ALL, AMD_PTYPE_ALL,
 219           0xE6002200, 0xFFFFFFFF },
 220
 221         /* ACPI Power State Control Reg2 */
 222         { 3, 0x84, AMD_DR_ALL, AMD_PTYPE_ALL,
 223           0xA0E641E6, 0xFFFFFFFF },
 224
 225         { 3, 0xA0, AMD_DR_ALL, AMD_PTYPE_MOB,
 226           0x00000080, 0x00000080 },     /* [7] PSIVidEnable */
 227
 228         { 3, 0xA0, AMD_DR_ALL, AMD_PTYPE_ALL,
 229           0x00001800, 0x000003800 },    /* [13:11] PllLockTime = 3 */
 230
 231         /* Reported Temp Control Register */
 232         { 3, 0xA4, AMD_DR_ALL, AMD_PTYPE_ALL,
 233           0x00000080, 0x00000080 },     /* [7] TempSlewDnEn = 1 */
 234
 235         /* Clock Power/Timing Control 0 Register */
 236         { 3, 0xD4, AMD_DR_ALL, AMD_PTYPE_ALL,
 237           0xC0000F00, 0xF0000F00 },     /*  [31] NbClkDivApplyAll = 1,
 238                 [30:28] NbClkDiv = 100b,[11:8] ClkRampHystSel = 1111b */
 239
 240         /* Clock Power/Timing Control 1 Register */
 241         { 3, 0xD8, AMD_DR_ALL, AMD_PTYPE_ALL,
 242           0x03000016, 0x0F000077 },     /* [6:4] VSRampTime = 1,
 243                 [2:0] VSSlamTime = 6, [27:24] ReConDel = 3 */
 244
 245
 246         /* Clock Power/Timing Control 2 Register */
 247         { 3, 0xDC, AMD_DR_ALL, AMD_PTYPE_ALL,
 248           0x00005000, 0x00007000 },     /* [14:12] NbsynPtrAdj = 5 */
 249
 250
 251         /* Extended NB MCA Config Register */
 252         { 3, 0x180, AMD_DR_ALL, AMD_PTYPE_ALL,
 253           0x00700022, 0x00700022 },     /* [5]     = DisPciCfgCpuMstAbtRsp
 254                                            [22:20] = SyncFloodOn_Err = 7,
 255                                            [1] = SyncFloodOnUsPwDataErr = 1 */
 256
 257         /* L3 Control Register */
 258         { 3, 0x1B8, AMD_DR_ALL, AMD_PTYPE_ALL,
 259           0x00001000, 0x00001000 },     /* [12] = L3PrivReplEn */
 260
 261         /* IBS Control Register */
 262         { 3, 0x1CC, AMD_DR_ALL, AMD_PTYPE_ALL,
 263           0x00000100, 0x00000100 },     /* [8] = LvtOffsetVal */
 264 };
 265
 266
 267 /*
 268  * Default HyperTransport Phy and errata settings.
 269  */
 270 static const struct {
 271         u16 htreg;      /* HT Phy Register index */
 272         u32 revision;
 273         u32 platform;
 274         u32 linktype;
 275         u32 data;
 276         u32 mask;
 277 } fam10_htphy_default[] = {
 278
 279         { 0x520A, AMD_DR_Bx, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 280           0x00004400, 0x00006400 },     /* HT_PHY_DLL_REG */
 281
 282         { 0x530A, AMD_DR_Bx, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 283           0x00004400, 0x00006400 },     /* HT_PHY_DLL_REG */
 284
 285         { 0xCF, AMD_DR_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 286           0x00000000, 0x000000FF },     /* Provide clear setting for logical
 287                                            completeness */
 288
 289         { 0xDF, AMD_DR_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_ALL,
 290           0x00000000, 0x000000FF },     /* Provide clear setting for logical
 291                                            completeness */
 292
 293         { 0xCF, AMD_DR_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT1,
 294           0x0000006D, 0x000000FF },     /* HT_PHY_HT1_FIFO_PTR_OPT_VALUE */
 295
 296         { 0xDF, AMD_DR_ALL, AMD_PTYPE_ALL,  HTPHY_LINKTYPE_HT1,
 297           0x0000006D, 0x000000FF },     /* HT_PHY_HT1_FIFO_PTR_OPT_VALUE */
 298
 299         /* Link Phy Receiver Loop Filter Registers */
 300         { 0xD1, AMD_DR_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT3,
 301           0x08040000, 0x3FFFC000 },     /* [29:22] LfcMax = 20h,
 302                                            [21:14] LfcMin = 10h */
 303
 304         { 0xC1, AMD_DR_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT3,
 305           0x08040000, 0x3FFFC000 },     /* [29:22] LfcMax = 20h,
 306                                            [21:14] LfcMin = 10h */
 307
 308         { 0xD1, AMD_DR_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT1,
 309           0x04020000, 0x3FFFC000 },     /* [29:22] LfcMax = 10h,
 310                                            [21:14] LfcMin = 08h */
 311
 312         { 0xC1, AMD_DR_ALL, AMD_PTYPE_ALL, HTPHY_LINKTYPE_HT1,
 313           0x04020000, 0x3FFFC000 },     /* [29:22] LfcMax = 10h,
 314                                            [21:14] LfcMin = 08h */
 315 };