cpu/src/rw_r_ram_b.vhd

   1 --   `Deep Thought', a softcore CPU implemented on a FPGA
   2 --
   3 --  Copyright (C) 2010 Markus Hofstaetter <markus.manrow@gmx.at>
   4 --  Copyright (C) 2010 Martin Perner <e0725782@student.tuwien.ac.at>
   5 --  Copyright (C) 2010 Stefan Rebernig <stefan.rebernig@gmail.com>
   6 --  Copyright (C) 2010 Manfred Schwarz <e0725898@student.tuwien.ac.at>
   7 --  Copyright (C) 2010 Bernhard Urban <lewurm@gmail.com>
   8 --
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  10 --  it under the terms of the GNU General Public License as published by
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  12 --  (at your option) any later version.
  13 --
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  15 --  but WITHOUT ANY WARRANTY; without even the implied warranty of
  16 --  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17 --  GNU General Public License for more details.
  18 --
  19 --  You should have received a copy of the GNU General Public License
  20 --  along with this program.  If not, see <http://www.gnu.org/licenses/>.
  21
  22 library ieee;
  23
  24 use IEEE.std_logic_1164.all;
  25 use IEEE.numeric_std.all;
  26
  27 architecture behaviour of rw_r_ram is
  28
  29         subtype RAM_ENTRY_TYPE is std_logic_vector(DATA_WIDTH -1 downto 0);
  30         type RAM_TYPE is array (0 to (2**ADDR_WIDTH)-1) of RAM_ENTRY_TYPE;
  31
  32         signal ram : RAM_TYPE; --:= (others=> x"00");
  33
  34 begin
  35         process(clk)
  36         begin
  37                 if rising_edge(clk) then
  38                         if wr_en = '1' then
  39                                 ram(to_integer(UNSIGNED(rw_addr))) <= data_in;
  40                                 rw_out <= data_in;
  41                         else
  42                                 rw_out <= ram(to_integer(UNSIGNED(rw_addr)));
  43                         end if;
  44                                 rd_out <= ram(to_integer(UNSIGNED(rd_addr)));
  45                 end if;
  46         end process;
  47 end architecture behaviour;