copyleft: gplv3 added and set repo to public
[calu.git] / cpu / src / rs232_rx.vhd
1 --   `Deep Thought', a softcore CPU implemented on a FPGA
2 --
3 --  Copyright (C) 2010 Markus Hofstaetter <markus.manrow@gmx.at>
4 --  Copyright (C) 2010 Martin Perner <e0725782@student.tuwien.ac.at>
5 --  Copyright (C) 2010 Stefan Rebernig <stefan.rebernig@gmail.com>
6 --  Copyright (C) 2010 Manfred Schwarz <e0725898@student.tuwien.ac.at>
7 --  Copyright (C) 2010 Bernhard Urban <lewurm@gmail.com>
8 --
9 --  This program is free software: you can redistribute it and/or modify
10 --  it under the terms of the GNU General Public License as published by
11 --  the Free Software Foundation, either version 3 of the License, or
12 --  (at your option) any later version.
13 --
14 --  This program is distributed in the hope that it will be useful,
15 --  but WITHOUT ANY WARRANTY; without even the implied warranty of
16 --  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17 --  GNU General Public License for more details.
18 --
19 --  You should have received a copy of the GNU General Public License
20 --  along with this program.  If not, see <http://www.gnu.org/licenses/>.
21
22 library IEEE;
23 use IEEE.std_logic_1164.all;
24 use IEEE.std_logic_unsigned.all;
25
26 use work.common_pkg.all;
27 use work.core_pkg.all;
28 use work.extension_uart_pkg.all;
29
30 entity rs232_rx is
31         generic (
32                 -- active reset value
33                 RESET_VALUE : std_logic;
34                 SYNC_STAGES : integer range 2 to integer'high
35                 );
36
37         port(
38                 --System inputs
39                 sys_clk : in std_logic;
40                 sys_res_n : in std_logic;
41
42                 --Bus
43                 bus_rx_unsync : in std_logic;
44
45                 --To sendlogic
46                 new_rx_data : out std_logic;
47                 rx_data : out uart_data;
48                 bd_rate : in baud_rate_l
49         );
50
51 end rs232_rx;