cpu/src/ram_xilinx_b.vhd

   1 --   `Deep Thought', a softcore CPU implemented on a FPGA
   2 --
   3 --  Copyright (C) 2010 Markus Hofstaetter <markus.manrow@gmx.at>
   4 --  Copyright (C) 2010 Martin Perner <e0725782@student.tuwien.ac.at>
   5 --  Copyright (C) 2010 Stefan Rebernig <stefan.rebernig@gmail.com>
   6 --  Copyright (C) 2010 Manfred Schwarz <e0725898@student.tuwien.ac.at>
   7 --  Copyright (C) 2010 Bernhard Urban <lewurm@gmail.com>
   8 --
   9 --  This program is free software: you can redistribute it and/or modify
  10 --  it under the terms of the GNU General Public License as published by
  11 --  the Free Software Foundation, either version 3 of the License, or
  12 --  (at your option) any later version.
  13 --
  14 --  This program is distributed in the hope that it will be useful,
  15 --  but WITHOUT ANY WARRANTY; without even the implied warranty of
  16 --  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17 --  GNU General Public License for more details.
  18 --
  19 --  You should have received a copy of the GNU General Public License
  20 --  along with this program.  If not, see <http://www.gnu.org/licenses/>.
  21
  22 library ieee;
  23
  24 use IEEE.std_logic_1164.all;
  25 use IEEE.numeric_std.all;
  26
  27 use work.common_pkg.all;
  28 use work.mem_pkg.all;
  29
  30 architecture behaviour of ram_xilinx is
  31         type word_t is array (0 to 3) of std_logic_vector(7 downto 0);
  32         subtype stfu_t is std_logic_vector(BYTE_WIDTH-1 downto 0);
  33         type ram_t is array (0 to (2**ADDR_WIDTH)-1) of stfu_t;
  34         signal ram0 : ram_t := (others => x"00");
  35         signal ram1 : ram_t := (others => x"00");
  36         signal ram2 : ram_t := (others => x"00");
  37         signal ram3 : ram_t := (others => x"00");
  38         signal q_local : word_t;
  39
  40 begin -- Re-organize the read data from the RAM to match the output
  41         unpack: for i in 0 to 3 generate
  42                 q(8*(i+1) - 1 downto 8*i) <= q_local(i);
  43         end generate unpack;
  44
  45         process(clk)
  46         begin
  47                 if(rising_edge(clk)) then
  48                         if(we = '1') then
  49                                 if(be(0) = '1') then
  50                                         ram0(to_integer(UNSIGNED(waddr))) <= wdata(7 downto 0);
  51                                 end if;
  52                                 if be(1) = '1' then
  53                                         ram1(to_integer(UNSIGNED(waddr))) <= wdata(15 downto 8);
  54                                 end if;
  55                                 if be(2) = '1' then
  56                                         ram2(to_integer(UNSIGNED(waddr))) <= wdata(23 downto 16);
  57                                 end if;
  58                                 if be(3) = '1' then
  59                                         ram3(to_integer(UNSIGNED(waddr))) <= wdata(31 downto 24);
  60                                 end if;
  61                         end if;
  62                         q_local(0) <= ram0(to_integer(UNSIGNED(raddr)));
  63                         q_local(1) <= ram1(to_integer(UNSIGNED(raddr)));
  64                         q_local(2) <= ram2(to_integer(UNSIGNED(raddr)));
  65                         q_local(3) <= ram3(to_integer(UNSIGNED(raddr)));
  66                 end if;
  67         end process;
  68
  69 end architecture behaviour;