cpu/src/r_w_ram_be.vhd

   1 library IEEE;
   2 use IEEE.std_logic_1164.all;
   3 use IEEE.numeric_std.all;
   4
   5 entity r_w_ram_be is
   6         generic (
   7                                 ADDR_WIDTH : integer range 1 to integer'high
   8                         );
   9         port(
  10                 clk : in std_logic;
  11
  12                 waddr, raddr : in std_logic_vector(ADDR_WIDTH-1 downto 0);
  13
  14                 be : in std_logic_vector (3 downto 0);
  15
  16                 we : in std_logic;
  17
  18                 wdata : in std_logic_vector(31 downto 0);
  19
  20                 q : out std_logic_vector(31 downto 0)
  21         );
  22
  23 end entity r_w_ram_be;