cpu/src/r_w_ram_be.vhd

   1 --   `Deep Thought', a softcore CPU implemented on a FPGA
   2 --
   3 --  Copyright (C) 2010 Markus Hofstaetter <markus.manrow@gmx.at>
   4 --  Copyright (C) 2010 Martin Perner <e0725782@student.tuwien.ac.at>
   5 --  Copyright (C) 2010 Stefan Rebernig <stefan.rebernig@gmail.com>
   6 --  Copyright (C) 2010 Manfred Schwarz <e0725898@student.tuwien.ac.at>
   7 --  Copyright (C) 2010 Bernhard Urban <lewurm@gmail.com>
   8 --
   9 --  This program is free software: you can redistribute it and/or modify
  10 --  it under the terms of the GNU General Public License as published by
  11 --  the Free Software Foundation, either version 3 of the License, or
  12 --  (at your option) any later version.
  13 --
  14 --  This program is distributed in the hope that it will be useful,
  15 --  but WITHOUT ANY WARRANTY; without even the implied warranty of
  16 --  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17 --  GNU General Public License for more details.
  18 --
  19 --  You should have received a copy of the GNU General Public License
  20 --  along with this program.  If not, see <http://www.gnu.org/licenses/>.
  21
  22 library IEEE;
  23 use IEEE.std_logic_1164.all;
  24 use IEEE.numeric_std.all;
  25
  26 entity r_w_ram_be is
  27         generic (
  28                                 ADDR_WIDTH : integer range 1 to integer'high
  29                         );
  30         port(
  31                 clk : in std_logic;
  32
  33                 waddr, raddr : in std_logic_vector(ADDR_WIDTH-1 downto 0);
  34
  35                 be : in std_logic_vector (3 downto 0);
  36
  37                 we : in std_logic;
  38
  39                 wdata : in std_logic_vector(31 downto 0);
  40
  41                 q : out std_logic_vector(31 downto 0)
  42         );
  43
  44 end entity r_w_ram_be;